JPS6362125B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、演算増幅器に関する。

スイツチド・キヤパシタ・フイルタ、電荷平衡
形Ａ／Ｄ変換器等のMOSアナログ回路において
は、演算増幅器の出力端子にはキヤパシタが接続
されることが多い。このような容量性負荷に対し
て高電圧利得及び広周波数帯域幅が得られ、位相
補償用キヤパシタが必要なく、かつ消費電力の少
ないという特徴をもつ回路方式としてトランスコ
ンダクタンス形演算増幅器が、例えば、エレクト
ロニクスレター（ELECTRONICS LETTERS）
Vol.17No.４ 19th Feb.1981，ア．160―162に記
載されたF.Krummenacherの論文「HIGH Ｖ
LTAGE GAIN CMOS OTA FOR
MICROPOWER SC FILTERS」に詳しく記述
されている。

一方、MOSアナログ回路では、演算増幅器は
非反転入力端子が常に接地されるかもしくは電圧
源に接続され、信号が反転入力端子のみから入力
された状態で使用されることが多い。

現在、高い周波数の信号をMOSアナログ回路
で処理するとき、高電圧利得及び広周波数帯域幅
を持ち、かつ消費電力の少ない演算増幅器を実現
することが要請されている。

この発明の目的は、演算増幅器の初段に従来か
ら設けられていた差動増幅器の替わりに、サンプ
ル値技術を応用した入力回路を用いて広周波数帯
域化を図つた演算増幅器を提供することである。

このために、本発明では２個のキヤパシタと４
個のスイツチで構成されるサンプル値回路を用い
る。非反転入力端子電位と出力増幅段のカスコー
ド接続されたＰチヤンネルトランジスタの最適ゲ
ートバイアス電位との差で充電された第１のキヤ
パシタを介して反転入力端子とＰチヤネルトラン
ジスタのゲートを接続し、また非反転入力端子電
位と出力増幅段のカスコード接続されたＮチヤネ
ルトランジスタの最適ゲートバイアス電位との差
で充電された第２のキヤパシタを介して反転入力
端子とＮチヤネルトランジスタのゲートを接続す
ることにより、出力増幅段のゲートに最適バイア
ス電圧を与え、同時に入力信号を出力増幅段に効
率良く供給する入力回路を実現した。

本発明によればＭ段（Ｍは２以上の整数）カス
コード接続されたＮチヤネルトランジスタと、Ｍ
段カスコード接続されたＰチヤネルトランジスタ
が、正及び負荷電源線間に直列に接続された単一
のコンプリメンター対、一定直流電圧だけ電位を
シフトさせながら上記トランジスタのゲートに入
力信号を供給するキヤパシタ、及びクロツク信号
で周期的に開閉するスイツチからなる演算増幅器
において上記増幅器の反転入力端子が第１のスイ
ツチを介して点Ａに接続され、非反転入力端子が
第２のスイツチを介して点Ａに接続され、点Ａは
カスコード接続されたＰチヤネルトランジスタの
ゲートに第１のキヤパシタを介して接続され、ま
た点Ａはカスコード接続されたＮチヤネルトラン
ジスタのゲートに第２のキヤパシタを介して接続
され、またカスコード接続されたＰチヤネルトラ
ンジスタのゲートは第３のスイツチを介して第１
の定電圧源に接続され、またカスコード接続され
たＮチヤネルトランジスタのゲートは第４のスイ
ツチを介して第２の定電圧源に接続されている演
算増幅器が得られる。

以下、本発明の実施例について図面を参照して
説明する。

第１図において、Ｑ１，Ｑ２，Ｑ５，Ｑ６はＰ
チヤネルトランジスタ、Ｑ３，Ｑ４，Ｑ７，Ｑ８
はＮチヤネルトランジスタ、Ｃ１，Ｃ２はキヤパ
シタ、Ｓ１，Ｓ２，Ｓ３，Ｓ４はＰチヤネルトラ
ンジスタとＮチヤネルトランジスタの両方もしく
はいずれか一方で構成されるスイツチ、φは定
電流源である。これらの素子はバルクCMOS製
造技術もしくはシリコン・オン・サフアイア
（Silicon on Sapphire）CMOS製造技術により
IC化して得られるものである。

トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４はCM
Ｓ出力増幅段を構成し、トランジスタＱ５，Ｑ
６，Ｑ７，Ｑ８は前記CMＳ出力段に適当なバ
イアス電圧を供給するためのバイアス回路を構成
している。トランジスタＱ１のソースが正の電源
線Ｎ６に接続され、トランジスタＱ１のドレイン
とトランジスタＱ２のソースが接続され、出力端
子Ｎ８にトランジスタＱ２のドレインとトランジ
スタＱ３のドレインが接続され、トランジスタＱ
３のソースとトランジスタＱ４のドレインが接続
され、トランジスタＱ４のソースが負の電源線Ｎ
７に接続され、トランジスタＱ５のソースが正の
電源線Ｎ６に接続され、トランジスタＱ５のゲー
ト及びドレインがトランジスタＱ６のソースに接
続され、トランジスタＱ６のゲート及びドレイン
が定電流源Iφの一端に接続され、トランジスタ
Ｑ８のソースが負の電源線Ｎ７に接続され、トラ
ンジスタＱ８のゲート及びドレインがトランジス
タＱ７のソースに接続され、トランジスタＱ７の
ゲート及びドレインが前記定電流源Iφの他端に
接続され、ノードＮ４にトランジスタＱ５のゲー
トがスイツチＳ３を介して接続され、同じくＮ４
にトランジスタＱ１のゲートが接続され、ノード
Ｎ５にトランジスタＱ８のゲートがスイツチＳ４
を介して接続され、同じくノードＮ５にトランジ
スタＱ４のゲートが接続され、ノードＮ３にキヤ
パシタＣ１を介してノードＮ４が接続され、同じ
くノードＮ３にキヤパシタＣ２を介してノード５
が接続され、同じくノードＮ３にスイツチＳ１を
介して反転入力端子Ｎ１が接続され、同じくＮ３
にスイツチＳ２を介して非反転入力端子Ｎ２が接
続されている。

第１図でトランジスタＱ５とトランジスタＱ
１，トランジスタＱ６とトランジスタＱ２、トラ
ンジスタＱ７とトランジスタＱ３，及びトランジ
スタＱ８とトランジスタＱ４は、チヤネル幅の比
についてはそれぞれ１：Ｋであり、その他のトラ
ンジスタ・パラメータについてはそれぞれ等し
い。定電流源Iφは一定の直流電流値Ｉを流して
いる。第１図においてスイツチＳ２，Ｓ３，Ｓ４
はクロツク信号φ１によつて、スイツチＳ１はク
ロツク信号φ２によつて交互にONし、クロツク
信号φ１，φ２はいずれもデユーテイサイクルが
50％であつて互いに逆相になつている。第２図は
クロツク信号φ１，φ２を示している。

では、第１図の回路において、非反転入力端子
Ｎ２がある定電圧電源に接続されていて電位が固
定されており、反転入力端子Ｎ１には入力信号が
加えられているとして、動作を説明する。クロツ
ク信号φ１がONであり、クロツク信号φ２が
OFFである時間には、トランジスタＱ５，Ｑ６，
Ｑ７，Ｑ８とトランジスタＱ１，Ｑ２，Ｑ３，Ｑ
４はカレントミラー回路を構成してそれぞれ電流
値Ｉと電流値KIの電流を流し、バイアス回路の
トランジスタＱ５，Ｑ６とトランジスタＱ７，Ｑ
８が平衡状態にあると同様に、増幅段のトランジ
スタＱ１，Ｑ２とトランジスタＱ３，Ｑ４も平衡
状態にあるので、ノードＮ８の電位Ｖ（Ｎ８）正
の電源線Ｎ６の電位＋VDDと負の電源線Ｎ７の
電位―VDDのほぼ中間となる。このとき、キヤ
パシタＣ１はノードＮ４の電位Ｖ（Ｎ４）と非反
転入力端子の電位Ｖ（Ｎ２）との差Ｖ（Ｎ４）―Ｖ
（Ｎ２）で充電され、キヤパシタＣ２は非反転入
力端子の電位Ｖ（Ｎ２）とノードＮ３の電位Ｖ（Ｎ
５）の差Ｖ（Ｎ２）―Ｖ（Ｎ５）で充電される。次
に、クロツク信号φ１がOFFであり、クロツク
信号φ２がONである時間には、キヤパシタＣ１
及びキヤパシタＣ２がそれぞれ前記充電電圧を保
持した状態にあり、逆相入力端子電位Ｖ（Ｎ１）
がそれぞれのキヤパシタによりシフトされてノー
ドＮ４の電位V^*（Ｎ４）はＶ（Ｎ１）―Ｖ（Ｎ２）
＋Ｖ（Ｎ４）となり、ノードＮ５の電位V^*（Ｎ５）
はＶ（Ｎ１）―Ｖ（Ｎ２）＋Ｖ（Ｎ５）となり、ノー
ドＮ４及びノードＮ５の電位の変化分Ｖ（Ｎ１）
―Ｖ（Ｎ２）が増幅段のトランジスタＱ１，Ｑ２，
Ｑ３，Ｑ４で増幅されてノードＮ８から出力され
る。

クロツク信号φ１，φ２はキヤパシタＣ１，Ｃ
２の充電電圧がスイツチのもれ電流等で変化しな
い十分短い周期で繰り返される。第３図は以上で
説明した第１図の回路動作を非反転入力端子が接
地されている場合について表わしている。反転入
力端子電位Ｖ（Ｎ１）がノードＮ４，Ｎ５へ電圧
シフトされ、それぞれＱ１，Ｑ４のゲートに加え
られ、増幅が行われる。

実施例においては、トランジスタＱ１，Ｑ２，
Ｑ３，Ｑ４からなる増幅段は低周波において
70dB以上の利得を持ち、キヤパシタとスイツチ
からなるサンプル値回路の損失は、キヤパシタＣ
１，Ｃ２の容量値がトランジスタＱ１，Ｑ４のゲ
ート容量がより十分大きければ、無視することが
できる。増幅段数がひとつであることから、ゼロ
クロス周波数（利得が１となる周波数）も向上す
る。第１図の実施例における入力オフセツト電圧
は、前述のトランジスタＱ５とトランジスタＱ
１，トランジスタＱ６とトランジスタＱ２，トラ
ンジスタＱ７とトランジスタＱ３，及びトランジ
スタＱ８とトランジスタＱ４のトランジスタパラ
メータの不整合によつて引き起こされるが、通常
の加工精度によつて数mV以下におさえることが
できる。

第３図で明らかなように第１図の実施例では、
デユーテイサイクル50％で間欠的にしか動作しな
い。これは、第１図の回路を２個並列にし、交互
に使用することにより解決できる。

本発明は以上述べたように、演算増幅器の初段
に従来から設けられていた差動増幅段の替わり
に、サンプル値技術を応用した入力回路を用いる
ことにより、演算増幅器の広周波数帯域化に効果
がある。

【図面の簡単な説明】

第１図は本発明による演算増幅器の実施例を示
す図、第２図は第１図に示した回路を駆動するた
めクロツク信号を示す波形図、第３図は第１図に
示した回路の動作例を示す波形図である。 Ｑ１，Ｑ２，Ｑ５，Ｑ６……Ｐチヤネルトラン
ジスタ、Ｑ３，Ｑ４，Ｑ７，Ｑ８……Ｎチヤネル
トランジスタ、Ｓ１，Ｓ２，Ｓ３，Ｓ４……スイ
ツチ、Ｃ１，Ｃ２……キヤパシタ、Ｎ１……反転
入力端子、Ｎ２……非反転入力端子、Ｎ３，Ｎ
４，Ｎ５……ノード、Ｎ６……正の電源線、Ｎ７
……負の電源線、Ｎ８……出力端子、Iφ……定
電流源、φ１，φ２……クロツク信号、Ｖ（Ｎ１）
……ノードＮ１の電位、Ｖ（Ｎ４）……ノードＮ
４の電位、Ｖ（Ｎ５）……ノードＮ５の電位、Ｖ
（Ｎ８）……出力端子Ｎ８の電位。

Claims (1)

1. 【特許請求の範囲】 １ 第１および第２の電源線と、第１および第２
   の入力端子と、出力端子と、前記第１の電源線に
   ソースが接続された第１および第２の絶縁ゲート
   電界効果トランジスタと、これら第１および第２
   の絶縁ゲート電界効果トランジスタのゲート間に
   接続された第１の制御パルスで開閉する第１のス
   イツチと、前記第２の絶縁ゲート電界効果トラン
   ジスタのゲートをドレインに接続する手段と、前
   記第２の電源線にソースが接続された第３および
   第４の絶縁ゲート電界効果トランジスタと、これ
   ら第３および第４の絶縁ゲート電界効果トランジ
   スタのゲート間に接続された前記第１の制御パル
   スで開閉する第２のスイツチと、前記第４の絶縁
   ゲート電界効果トランジスタのゲートをドレイン
   に接続する手段と、前記第１および第３の絶縁ゲ
   ート電界効果トランジスタの各ドレインと前記出
   力端子との間にそれぞれ挿入された第１および第
   ３のインピーダンス手段と、前記第２および第４
   の絶縁ゲート電界効果トランジスタのドレイン間
   に接続された第２のインピーダンス手段と定電流
   源と第４のインピーダンス手段との直列接続と、
   前記第１および第３の絶縁ゲート電界効果トラン
   ジスタのゲート間に中間接続点を介して直列に接
   続された第１および第２の容量素子と、前記第１
   の入力端子と前記中間接続点との間に接続された
   前記第１の制御パルスとは反対位相の第２の制御
   パルスで開閉される第３のスイツチと、前記第２
   の入力端子と前記中間接続点との間に接続された
   前記第１の制御パルスで開閉が制御される第４の
   スイツチとを含むことを特徴とする演算増幅器。 ２ 前記第１のインピーダンス手段はソース・ド
   レイン間が直列に接続された少なくとも１つの第
   ５の絶縁ゲート電界効果トランジスタであり、前
   記第２のインピーダンス手段はソース・ドレイン
   間が直列に接続され、かつドレインとゲートが前
   記第５の絶縁ゲート電界効果トランジスタのゲー
   トに接続された少なくとも１つの第６の絶縁ゲー
   ト電界効果トランジスタであり、前記第３のイン
   ピーダンス手段はソース・ドレイン間が直列に接
   続された少なくとも１つの第７の絶縁ゲート電界
   効果トランジスタであり、前記第４のインピーダ
   ンス手段はソース・ドレイン間が直列に接続さ
   れ、かつドレインとゲートとが前記第７の絶縁ゲ
   ート電界効果トランジスタのゲートに接続された
   少なくとも１つの第８の絶縁ゲート電界効果トラ
   ンジスタであることを特徴とする特許請求の範囲
   第１項記載の演算増幅器。