JPS583072A - アナログ信号乗算回路 - Google Patents
アナログ信号乗算回路Info
- Publication number
- JPS583072A JPS583072A JP10193581A JP10193581A JPS583072A JP S583072 A JPS583072 A JP S583072A JP 10193581 A JP10193581 A JP 10193581A JP 10193581 A JP10193581 A JP 10193581A JP S583072 A JPS583072 A JP S583072A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- capacitor
- integrating
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/161—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division with pulse modulation, e.g. modulation of amplitude, width, frequency, phase or form
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明社集積化が容易なアナログ信号の４象限半導体乗
算回路に関する。
算回路に関する。
アナログ電気信号を効果的に処理する場合、複数偵のア
ナログ信号を互いにたし合わせる加算回路、一方のアナ
ログ信号から他方のアナログ信号を減する減算回路、２
個のアナログ信号を互いにかけ算する乗算回路等の演算
囲路が必要である。
ナログ信号を互いにたし合わせる加算回路、一方のアナ
ログ信号から他方のアナログ信号を減する減算回路、２
個のアナログ信号を互いにかけ算する乗算回路等の演算
囲路が必要である。
従来の４象限アナログ信号乗算回路（以後、従来の乗算
回路と呼ぶ）は特性が等しいか、あるいは互いに極めて
近い２９個の電界効果トランジスタ（以後、ＦＥＴと呼
ＪＩ、）、抵抗と演算−増幅器（以後、ＯＰ ａｍｐと
呼ぶ）よ構成る電流／電圧変換回路（以後、■β変換回
路と呼ぶ）が２個、抵抗とＯＰａｍｐより成る減算回路
より構成されていた。
回路と呼ぶ）は特性が等しいか、あるいは互いに極めて
近い２９個の電界効果トランジスタ（以後、ＦＥＴと呼
ＪＩ、）、抵抗と演算−増幅器（以後、ＯＰ ａｍｐと
呼ぶ）よ構成る電流／電圧変換回路（以後、■β変換回
路と呼ぶ）が２個、抵抗とＯＰａｍｐより成る減算回路
より構成されていた。
ところが該従来の乗算回路あるいは該従来の乗算回路と
他の回路を１個の半導体チップ上に集積化する場合、以
下に述べる多大な不都合な結果を生じ、高密度の集積化
が全く不可能であった。との理由は多数の抵抗をチップ
上に形成するために生ずる。従来の乗算回路には、 （１）集積化抵抗の比抵抗が極めて小さい。従って所望
の抵抗値を得るために、極めて大きな面積が抗値のばら
つきが大きい。この結果デバイス間に多大な特性のばら
つきが生ずる。
他の回路を１個の半導体チップ上に集積化する場合、以
下に述べる多大な不都合な結果を生じ、高密度の集積化
が全く不可能であった。との理由は多数の抵抗をチップ
上に形成するために生ずる。従来の乗算回路には、 （１）集積化抵抗の比抵抗が極めて小さい。従って所望
の抵抗値を得るために、極めて大きな面積が抗値のばら
つきが大きい。この結果デバイス間に多大な特性のばら
つきが生ずる。
（３）抵抗の消費電力が太きいた。め、チップの総消費
電力およびチップの温度上昇が極めて大きい。
電力およびチップの温度上昇が極めて大きい。
（４）比抵抗値は電圧と非線形の関係にあるから、乗算
結果に太き表誤差を伴なうばかシか、非線形歪をも生ず
る。
結果に太き表誤差を伴なうばかシか、非線形歪をも生ず
る。
などの欠点があった。
を解消すべく、−切の抵抗を除去し、精度の向上と高密
度化を図ることに４？徴があるアナログ信号乗算回路を
提供することにある。
度化を図ることに４？徴があるアナログ信号乗算回路を
提供することにある。
本発明の乗算回路ｄＦＲＴ、積分回路、スイッチ、コン
デンサあるいは静電容量（以後、簡に容量と呼ぶ）等で
構成され、抵抗を一切使用しないから、前記した従来の
乗算回路の欠点を全て除去する上、集積度の高密度化に
最適である。
デンサあるいは静電容量（以後、簡に容量と呼ぶ）等で
構成され、抵抗を一切使用しないから、前記した従来の
乗算回路の欠点を全て除去する上、集積度の高密度化に
最適である。
本発明によればドレイン（またはソース）が互いに接続
された第１の電界効果トランジスタ（以後ＦＢＴと呼ぶ
）と第２０ＦＩＴを備え、演算増幅器、静電容量（コン
デンサ）、スイッチより成り、該第１のＦＥＴに流れる
ドレイン電流を積分し、電圧に変換する第１の積分回路
、該第１の積分回路と同一構成で、かつ該第２のＦＥＴ
に流れるドレイン電流を積分し、電圧に変換する第２の
積分回路、少なくとも１個以上のスイッチとコンデンサ
よ構成り、該第１の積分回路の出力信号と該第２の積分
回路の出力信号の差會得る減算回路および演算増幅器、
コンデンサ、スイッチよ構成シ、該減算回路の出力信号
を積分する第３の積分回路よ多構成され、該第１のＰＥ
Ｔのソース（またはドレイｙ）と該第１の積分回路の入
力、該第２０ＦＥＴのソース（またはドレイン）と該第
２の積分回路の入力、該第１の積分回路の出力と該減算
回路の一方の入力、該第２の積分回路の出力と該減算回
路の他方の入力、該減算回路の出力と該第３の積分回路
の入力をそれぞれ接続したことを特徴とするアナログ信
号乗算回路が得られる。
された第１の電界効果トランジスタ（以後ＦＢＴと呼ぶ
）と第２０ＦＩＴを備え、演算増幅器、静電容量（コン
デンサ）、スイッチより成り、該第１のＦＥＴに流れる
ドレイン電流を積分し、電圧に変換する第１の積分回路
、該第１の積分回路と同一構成で、かつ該第２のＦＥＴ
に流れるドレイン電流を積分し、電圧に変換する第２の
積分回路、少なくとも１個以上のスイッチとコンデンサ
よ構成り、該第１の積分回路の出力信号と該第２の積分
回路の出力信号の差會得る減算回路および演算増幅器、
コンデンサ、スイッチよ構成シ、該減算回路の出力信号
を積分する第３の積分回路よ多構成され、該第１のＰＥ
Ｔのソース（またはドレイｙ）と該第１の積分回路の入
力、該第２０ＦＥＴのソース（またはドレイン）と該第
２の積分回路の入力、該第１の積分回路の出力と該減算
回路の一方の入力、該第２の積分回路の出力と該減算回
路の他方の入力、該減算回路の出力と該第３の積分回路
の入力をそれぞれ接続したことを特徴とするアナログ信
号乗算回路が得られる。
以下図面を用いて詳細に説明する。
第１図は従来の乗算回路を示し、ｌ、２は電気的特性が
互いに全く等しいかあるいは極めて近いＭＯ８構造のＰ
ＥＴ（以發ＭＯ８Ｔと呼ぶ）、３はＯＰ ａｍｐ ４と
抵抗５よ構成る第１のＩ／Ｖ変換回路、６はＯＰａｍｐ
７と抵抗８よ構成る第２の工Δ変換回路、９はＯＰ ａ
ｍｐ １０と抵抗１１，１２，１３゜１４より成る減算
回路、１５は出力端子、２１，２２゜２３．２４は信号
電圧あるいはバイアス電圧を印加する端子である。今、
端子２１よ、９Ｍ０８Ｔｘのゲートへ直流電圧ＶＧに重
畳された第１のアナログ信号電圧９ｆｌ、即ち、ＶＧ＋
１ｇが、端子２２よりＭＯ８Ｔ２のゲートへ該直流電圧
ＶＧのみが、それぞれ印加されているとする。また端子
２３よシＭＯ８Ｔ１およびＭＯ８Ｔ２の一方の拡散層、
例えばドレイン、へ直流電圧ＶＤに重畳された第２のア
ナログ信号豐ｄ１即ち、ＶＤ＋νｄが、端子２４へ諌直
流電圧ＶＤが、それぞれ印加されているとする。なお該
端子２１，２２，２３．２４への該印加電圧の値は咳Ｍ
Ｏ８Ｔ１およびＭＯ８Ｔ２かいずれも３極管領域で動作
する範囲内とす為。また該第１および第２のアナログ信
号、即ち１ｇおよびｖｄは正および負のいずれの値でも
かまわない。以下では一例として該ＭＯ８ＴＩおよびＭ
Ｏ８Ｔ２が襲チャネルのＭＯ８Ｔと仮定して、該従来の
乗算回路が乗算機能を達成することを説明する。
互いに全く等しいかあるいは極めて近いＭＯ８構造のＰ
ＥＴ（以發ＭＯ８Ｔと呼ぶ）、３はＯＰ ａｍｐ ４と
抵抗５よ構成る第１のＩ／Ｖ変換回路、６はＯＰａｍｐ
７と抵抗８よ構成る第２の工Δ変換回路、９はＯＰ ａ
ｍｐ １０と抵抗１１，１２，１３゜１４より成る減算
回路、１５は出力端子、２１，２２゜２３．２４は信号
電圧あるいはバイアス電圧を印加する端子である。今、
端子２１よ、９Ｍ０８Ｔｘのゲートへ直流電圧ＶＧに重
畳された第１のアナログ信号電圧９ｆｌ、即ち、ＶＧ＋
１ｇが、端子２２よりＭＯ８Ｔ２のゲートへ該直流電圧
ＶＧのみが、それぞれ印加されているとする。また端子
２３よシＭＯ８Ｔ１およびＭＯ８Ｔ２の一方の拡散層、
例えばドレイン、へ直流電圧ＶＤに重畳された第２のア
ナログ信号豐ｄ１即ち、ＶＤ＋νｄが、端子２４へ諌直
流電圧ＶＤが、それぞれ印加されているとする。なお該
端子２１，２２，２３．２４への該印加電圧の値は咳Ｍ
Ｏ８Ｔ１およびＭＯ８Ｔ２かいずれも３極管領域で動作
する範囲内とす為。また該第１および第２のアナログ信
号、即ち１ｇおよびｖｄは正および負のいずれの値でも
かまわない。以下では一例として該ＭＯ８ＴＩおよびＭ
Ｏ８Ｔ２が襲チャネルのＭＯ８Ｔと仮定して、該従来の
乗算回路が乗算機能を達成することを説明する。
今咳１ｄが正の時、該ｗｙの符号に関係なく、ＭＯ８Ｔ
１のドレイ／電流ＩＰおよびＭＯＳ Ｔ ２のドレイン
電流ＩＮはそれぞれ矢印２０１および矢印２０２の方向
に流れ、その値はそれぞれ、ＩＰ＝Ｂ（ＶＧ＋ｙｙ−Ｖ
Ｄ−＊ｄ／２−ＶＴ）ｖｄ （１）Ｉ Ｎ＝Ｂ （Ｖ
Ｇ−ＶＤ −ｗｄ／２−ｖ’ｒ ） 豐ｄ （２
）で与えられる。ここでＢは該ＭＯ８ＴＩあるいはＭ０
８Ｔ２０ｍ有＆４Ｉ性定数、ＶＴｉ［ＭＯ８Ｔ１および
ＭＯ８Ｔ２の閾値電圧である。該電流ＩＰおよびＩＮは
それぞれ核抵抗５および該抵抗８に流れる。従って、該
第１のＩ／Ｖ変換回路３の出力電圧は端子２４への印加
電圧ＶＤよシ該抵抗５に生ずる電圧降下の値を引いた値
となる。同様に該第２のＩ／Ｖ変換回路６の出力電圧は
該直流電圧ＶＤよシ骸抵抗８に生ずる電圧降下の値を引
いた値となる。即ち、該第１（第２）のＩ／Ｖ変換回路
は該第１（第２）のＭＯ８ＴＩＣ流れるドレイン電流Ｉ
Ｐ（ＩＮ）を該抵抗５（８）の両端に生ずる電圧に変換
し、該抵抗５（８）の抵抗値を比例定数とする電流／電
圧変換の働きをする。該減算回路９は該第１および該第
２のＩ／Ｖ変換回路、即ち、３および６、の出力信号の
差を演算し、減算結果を端子１５に生ずる。該減算結果
は前記第１および第２のアナログ信号、即ち、ｇＩｇお
よびｇｄｌの積に比例し、比例定数は前記特性定数Ｂお
よび、抵抗５，８，１１，１２，１３．１４の抵抗値で
与えられる。以上、該ｖｄが正の場合について述べた。
１のドレイ／電流ＩＰおよびＭＯＳ Ｔ ２のドレイン
電流ＩＮはそれぞれ矢印２０１および矢印２０２の方向
に流れ、その値はそれぞれ、ＩＰ＝Ｂ（ＶＧ＋ｙｙ−Ｖ
Ｄ−＊ｄ／２−ＶＴ）ｖｄ （１）Ｉ Ｎ＝Ｂ （Ｖ
Ｇ−ＶＤ −ｗｄ／２−ｖ’ｒ ） 豐ｄ （２
）で与えられる。ここでＢは該ＭＯ８ＴＩあるいはＭ０
８Ｔ２０ｍ有＆４Ｉ性定数、ＶＴｉ［ＭＯ８Ｔ１および
ＭＯ８Ｔ２の閾値電圧である。該電流ＩＰおよびＩＮは
それぞれ核抵抗５および該抵抗８に流れる。従って、該
第１のＩ／Ｖ変換回路３の出力電圧は端子２４への印加
電圧ＶＤよシ該抵抗５に生ずる電圧降下の値を引いた値
となる。同様に該第２のＩ／Ｖ変換回路６の出力電圧は
該直流電圧ＶＤよシ骸抵抗８に生ずる電圧降下の値を引
いた値となる。即ち、該第１（第２）のＩ／Ｖ変換回路
は該第１（第２）のＭＯ８ＴＩＣ流れるドレイン電流Ｉ
Ｐ（ＩＮ）を該抵抗５（８）の両端に生ずる電圧に変換
し、該抵抗５（８）の抵抗値を比例定数とする電流／電
圧変換の働きをする。該減算回路９は該第１および該第
２のＩ／Ｖ変換回路、即ち、３および６、の出力信号の
差を演算し、減算結果を端子１５に生ずる。該減算結果
は前記第１および第２のアナログ信号、即ち、ｇＩｇお
よびｇｄｌの積に比例し、比例定数は前記特性定数Ｂお
よび、抵抗５，８，１１，１２，１３．１４の抵抗値で
与えられる。以上、該ｖｄが正の場合について述べた。
同様に１該ｅｄが負の場合も、該νｙの符号に関係なく
、端子１５より得られる出力信号は該りとヤｄの積に比
例する。
、端子１５より得られる出力信号は該りとヤｄの積に比
例する。
次に従来の乗算回路を集積化した場合、該乗算回路の総
面積と抵抗の占める面積を見積ることにする。該閾値電
圧ＶＴが約−４Ｖ、チャネル幅が２００１ｍ 、ゲート
長が１０μ嘱である鴇チャネルのＭＯ８Ｔを該ＭＯ８Ｔ
１および２に用いるとすれは、前記ドレイン電流ＩＰは
約０．７５ｍＡ％ＩＮは約０．６５ｍＡとなる。但し、
該ｖｄおよび１１はいずれも０５■、該ＶＤおよび該Ｖ
Ｇはいずれも零ボルトとする。従って、該抵抗５，８，
１１，１２，１３．１４の抵抗値をいずれもＩＯＫΩと
すれば、端子１５の出力信号は約ｌ■となる。比抵抗１
０Ω／口の拡散層を用いてＩＯＫΩの抵抗を実現すると
、幅は１０μ協、長さは１ｃＩＫとなる。通常このよう
な抵抗は、抵抗間にギャップを設けた折曲げ構造とする
。奇数ギャップを１０μ鶴とすると、１０にΩの抵抗を
実現するために必要な面積は２Ｘ１０’μ♂となる。
面積と抵抗の占める面積を見積ることにする。該閾値電
圧ＶＴが約−４Ｖ、チャネル幅が２００１ｍ 、ゲート
長が１０μ嘱である鴇チャネルのＭＯ８Ｔを該ＭＯ８Ｔ
１および２に用いるとすれは、前記ドレイン電流ＩＰは
約０．７５ｍＡ％ＩＮは約０．６５ｍＡとなる。但し、
該ｖｄおよび１１はいずれも０５■、該ＶＤおよび該Ｖ
Ｇはいずれも零ボルトとする。従って、該抵抗５，８，
１１，１２，１３．１４の抵抗値をいずれもＩＯＫΩと
すれば、端子１５の出力信号は約ｌ■となる。比抵抗１
０Ω／口の拡散層を用いてＩＯＫΩの抵抗を実現すると
、幅は１０μ協、長さは１ｃＩＫとなる。通常このよう
な抵抗は、抵抗間にギャップを設けた折曲げ構造とする
。奇数ギャップを１０μ鶴とすると、１０にΩの抵抗を
実現するために必要な面積は２Ｘ１０’μ♂となる。
従って、６個の該抵抗５，８，１１，１２，１３゜１４
の総面積は１．２ｘｌＯ’μｓ２となる。一方１個のＱ
Ｐａｍｐは約１．６Ｘ１０″μｓａ２程度で実現が可能
であるから、３個のＱＰａｍｐ４，７．１０の総面積ｄ
４．８ｘｌＱ旬愼２である。これよ）従来の乗算回路の
総面積（約１．６８ Ｘ １０’胸−）に対する該抵抗
の占める面積の割り合いは約７２チにもな）、高密度集
積化に極めて不利であることがわかる。
の総面積は１．２ｘｌＯ’μｓ２となる。一方１個のＱ
Ｐａｍｐは約１．６Ｘ１０″μｓａ２程度で実現が可能
であるから、３個のＱＰａｍｐ４，７．１０の総面積ｄ
４．８ｘｌＱ旬愼２である。これよ）従来の乗算回路の
総面積（約１．６８ Ｘ １０’胸−）に対する該抵抗
の占める面積の割り合いは約７２チにもな）、高密度集
積化に極めて不利であることがわかる。
第２図は本発明の４象限アナログイδ号乗算回路の具体
的な回路構成の一例である。１，２は電気的特性が互い
に全く等しいかあるいは該電気的特性が互いに極めて近
いＭＯ８Ｔである。２１，２２゜２３．２４はそれぞれ
第１．第２．第３．第４の信号源に接続される端子、２
０１および２０２はそれぞれドレイン電流ＩＰおよびＩ
Ｎの方向である。
的な回路構成の一例である。１，２は電気的特性が互い
に全く等しいかあるいは該電気的特性が互いに極めて近
いＭＯ８Ｔである。２１，２２゜２３．２４はそれぞれ
第１．第２．第３．第４の信号源に接続される端子、２
０１および２０２はそれぞれドレイン電流ＩＰおよびＩ
Ｎの方向である。
３０社第１ ＋７）ＯＰ ａｍｐ ３１、第１のコンデ
ン？ｉるい社靜電容量（以後簡に容量と呼ぶ）３２およ
び第１のＭＯ８Ｔスイッチより成る第１の積分回路、３
４および３５はそれぞれ該第１の積分回路３００丈力お
よび出力端子、３６は第１の電圧・（ルス源に接続され
る端子である。４０は第２のＱＰａｍｐ４１、第２の容
量４２、第２のＭＯ８Ｔスイッチ４３よ構成る第２の積
分回路、４４および４５はそれぞれ該第２の積分回路４
００Å力および出力端子である。５０は第３の容量５１
および第３、第４、第５、第６のＭＯ８Ｔスイッチ５２
．５３，５４，５５よ構成る減算回路、６１社第２の電
圧パルス源に接続される端子、６２は第３の電圧パルス
源に接続される端子、６３゜６４社該第３の容量５１の
両端の端子、６５．。
ン？ｉるい社靜電容量（以後簡に容量と呼ぶ）３２およ
び第１のＭＯ８Ｔスイッチより成る第１の積分回路、３
４および３５はそれぞれ該第１の積分回路３００丈力お
よび出力端子、３６は第１の電圧・（ルス源に接続され
る端子である。４０は第２のＱＰａｍｐ４１、第２の容
量４２、第２のＭＯ８Ｔスイッチ４３よ構成る第２の積
分回路、４４および４５はそれぞれ該第２の積分回路４
００Å力および出力端子である。５０は第３の容量５１
および第３、第４、第５、第６のＭＯ８Ｔスイッチ５２
．５３，５４，５５よ構成る減算回路、６１社第２の電
圧パルス源に接続される端子、６２は第３の電圧パルス
源に接続される端子、６３゜６４社該第３の容量５１の
両端の端子、６５．。
６６．６７．６８社それぞれ咳減算回路５０の第１、第
２、第３、第４の端子である。７０社第３のＱＰａｍｐ
７１、第４の容量７２、第７ ＯＭＯ８Ｔスイッチ７３
より成る第３の積分回路で、７４と７５はそれぞれ該第
３の積分回路の入力と出力、７６は第４の電圧パルス源
に接続される端子である０ 第３図は第２図に示した該端子２１，２３，３６゜６１
．６２．７６への印加電圧、および端子３５−あるいは
４５の電位を示したものである。なお横軸は時間軸であ
る。１０１は直流電圧ＶＧＫ重畳された第１のアナログ
信号電圧り、即ち、ＶＧ＋、。
２、第３、第４の端子である。７０社第３のＱＰａｍｐ
７１、第４の容量７２、第７ ＯＭＯ８Ｔスイッチ７３
より成る第３の積分回路で、７４と７５はそれぞれ該第
３の積分回路の入力と出力、７６は第４の電圧パルス源
に接続される端子である０ 第３図は第２図に示した該端子２１，２３，３６゜６１
．６２．７６への印加電圧、および端子３５−あるいは
４５の電位を示したものである。なお横軸は時間軸であ
る。１０１は直流電圧ＶＧＫ重畳された第１のアナログ
信号電圧り、即ち、ＶＧ＋、。
で、端子２１へ印加される。１０２は直流電圧ＶＤに重
畳された第２のアナログ信号電圧ｖｄ、即ち、Ｖ Ｄ
＋ ｗ ｔｔで、端子２３へ印加される。なお図示しな
いが、該直流電圧ＶＧおよび該直流電圧ＶＤもそれぞれ
該端子２２および２４へ印加される。１０３は該端子３
６へ印加される周期的な第１の電圧パルスである。該第
１の電圧パルス１０３が高レベルにある期間、該第１、
第２のＭＯ８Ｔスイッチ３３．４３は導通状態となるか
ら、第１、第２の咳容量３２．４２は短絡される。従っ
て、該第１、第２の容量３２．４２に充電されている電
荷は放電される。一方、該第１の電圧パルス１０３が低
レベルにある期間３−該第１、第２のＭＯ８Ｔスイッチ
３３゜３４は非導通状態となるから、ｆｉＭＯ８Ｔ１．
２にそれぞれ流れるドレイン電流ＩＰ、ＩＮはそれぞれ
該第１、第２の容量３２．４３に積分される。１０４は
端子存５あるいは４５に現われる電位変化の一例である
。１０５は該端子６１および咳端子７６へ印加される周
期的な第２の電圧パルスで、該第２の電圧パルスが高レ
ベルおよび低レベルにある期間、該第３、第４、第７の
ＭＯ８Ｔスイッチ５２゜５３．７３はそれぞれ導通およ
び非導通状態となる。
畳された第２のアナログ信号電圧ｖｄ、即ち、Ｖ Ｄ
＋ ｗ ｔｔで、端子２３へ印加される。なお図示しな
いが、該直流電圧ＶＧおよび該直流電圧ＶＤもそれぞれ
該端子２２および２４へ印加される。１０３は該端子３
６へ印加される周期的な第１の電圧パルスである。該第
１の電圧パルス１０３が高レベルにある期間、該第１、
第２のＭＯ８Ｔスイッチ３３．４３は導通状態となるか
ら、第１、第２の咳容量３２．４２は短絡される。従っ
て、該第１、第２の容量３２．４２に充電されている電
荷は放電される。一方、該第１の電圧パルス１０３が低
レベルにある期間３−該第１、第２のＭＯ８Ｔスイッチ
３３゜３４は非導通状態となるから、ｆｉＭＯ８Ｔ１．
２にそれぞれ流れるドレイン電流ＩＰ、ＩＮはそれぞれ
該第１、第２の容量３２．４３に積分される。１０４は
端子存５あるいは４５に現われる電位変化の一例である
。１０５は該端子６１および咳端子７６へ印加される周
期的な第２の電圧パルスで、該第２の電圧パルスが高レ
ベルおよび低レベルにある期間、該第３、第４、第７の
ＭＯ８Ｔスイッチ５２゜５３．７３はそれぞれ導通およ
び非導通状態となる。
１０６Ｆｉ端子６２へ印加される周期的な第３の電圧パ
ルスで、該第３の電圧パルスが高レベルおよび低レベル
にある期間、該第５、第６のＭＯ８Ｔスイッチ５４．５
５はそれぞれ導通および非導通状態となる。なお咳端子
２１，２２，２３，２４への印加電圧の範囲は、第１図
の説明と同様、諌ＭＯ８Ｔ１および誼ＭＯ８Ｔ２が常に
３極管領域で動作する範囲内とする。また該第１のアナ
ログ信号電圧１１および該第２アナログ信号電圧ｆｄは
正あるいは負のいずれの値をもとることができる。
ルスで、該第３の電圧パルスが高レベルおよび低レベル
にある期間、該第５、第６のＭＯ８Ｔスイッチ５４．５
５はそれぞれ導通および非導通状態となる。なお咳端子
２１，２２，２３，２４への印加電圧の範囲は、第１図
の説明と同様、諌ＭＯ８Ｔ１および誼ＭＯ８Ｔ２が常に
３極管領域で動作する範囲内とする。また該第１のアナ
ログ信号電圧１１および該第２アナログ信号電圧ｆｄは
正あるいは負のいずれの値をもとることができる。
以下、第２図、第３図を用いて、本発明の乗算回路の動
作を詳細に説明する。奇数ａｄが正のとき、方向に流れ
、その値はそれぞれ前出の（１）式および（２）式で与
えられる。時刻１＝０よシも以前の期間、該第１の電圧
パルス１０３は高レベルであるから、該第１、第２のＭ
Ｏ８Ｔスイッチ３３，４３は導通状態にあシ、該第１、
第２の容量３２．４２の両端は短絡されている。従って
、骸ドレイン電流ＩＰおよびＩＮはそれぞれ該第１、第
２のＭＯ８Ｔスイッチ３３．３４を流れ、該第１および
第２の積分回路の出力端子３５．４５の電位は端子２４
へ印加された該直流電圧ＶＤと同電位となる時刻１＝０
で、咳電圧パルス１０３が高レベルから低レベルへ変化
すると、該第１、第２のＭＯ８Ｔスイッチ３３゜４３が
非導通状態となるから、咳容量３２．４２はそれぞれ該
ドレイン電流ＩＰ、ＩＮの積分を開始する。該積分の工
程は咳電圧パルス１０３が再び高レベルとなシ、該第１
、第２のＭＯ８Ｔスイッチ３３．４３が導通状態となる
時刻ｃ＝Ｔ５まで継続される。今、時刻１＝０からｔ＝
Ｔ５の期間骸第１および第２のアナログ信号電圧ｇｇお
よびｆｄが一定、即ち、該ドレイン電流ＩＰおよびＩＮ
が一定、であるとすれば、該第１、第２の容量３２およ
び４２に積分される電荷量はそれぞれＩＰと積分時間の
積およびＩＮと積分時間の積で与えられる。従って、時
刻ｔ＝Ｔ３における咳端子３５の電位は、 ＶＤ−ＩＰ、Ｔ３／ＣＩ （３）で
与えられ、一方該端子４５の電位は、ＶＤ−ＩＮ、Ｔ３
／Ｃ１（４） で与えられる。但しＣ１は該第１、第２の容量３２゜４
２の容量値である。なお第（３）式、第（４）式から明
らかなように、該第１（第２）の積分回路は該第電圧に
変換する積分回路であって、第１図に示した従来の乗算
回路に用いた電流／電圧変換回路３および６とは、その
動作および原理が本質的に異なるものである。
作を詳細に説明する。奇数ａｄが正のとき、方向に流れ
、その値はそれぞれ前出の（１）式および（２）式で与
えられる。時刻１＝０よシも以前の期間、該第１の電圧
パルス１０３は高レベルであるから、該第１、第２のＭ
Ｏ８Ｔスイッチ３３，４３は導通状態にあシ、該第１、
第２の容量３２．４２の両端は短絡されている。従って
、骸ドレイン電流ＩＰおよびＩＮはそれぞれ該第１、第
２のＭＯ８Ｔスイッチ３３．３４を流れ、該第１および
第２の積分回路の出力端子３５．４５の電位は端子２４
へ印加された該直流電圧ＶＤと同電位となる時刻１＝０
で、咳電圧パルス１０３が高レベルから低レベルへ変化
すると、該第１、第２のＭＯ８Ｔスイッチ３３゜４３が
非導通状態となるから、咳容量３２．４２はそれぞれ該
ドレイン電流ＩＰ、ＩＮの積分を開始する。該積分の工
程は咳電圧パルス１０３が再び高レベルとなシ、該第１
、第２のＭＯ８Ｔスイッチ３３．４３が導通状態となる
時刻ｃ＝Ｔ５まで継続される。今、時刻１＝０からｔ＝
Ｔ５の期間骸第１および第２のアナログ信号電圧ｇｇお
よびｆｄが一定、即ち、該ドレイン電流ＩＰおよびＩＮ
が一定、であるとすれば、該第１、第２の容量３２およ
び４２に積分される電荷量はそれぞれＩＰと積分時間の
積およびＩＮと積分時間の積で与えられる。従って、時
刻ｔ＝Ｔ３における咳端子３５の電位は、 ＶＤ−ＩＰ、Ｔ３／ＣＩ （３）で
与えられ、一方該端子４５の電位は、ＶＤ−ＩＮ、Ｔ３
／Ｃ１（４） で与えられる。但しＣ１は該第１、第２の容量３２゜４
２の容量値である。なお第（３）式、第（４）式から明
らかなように、該第１（第２）の積分回路は該第電圧に
変換する積分回路であって、第１図に示した従来の乗算
回路に用いた電流／電圧変換回路３および６とは、その
動作および原理が本質的に異なるものである。
該第３の電圧パルス１０５が時刻５＝Ｔ２で高レベルと
なると、該第３、第４のＭＯ８Ｔスイッチ５２．５３が
導通状態となるから、該第３の容量５１の両側の鋏端子
６３．６４はそれぞれ咳端子３５゜４５と接続する。従
って、該端子６３，６４の電位はそれぞれ咳端子３５，
４５の電位と共に変化し、該第３の容量５１を充電する
。次に時刻ｔ＝Ｔ３で該第３の電圧パルス１０５が高レ
ベルから低レベルへ変化すると、該第３、第４のＭＯ８
Ｔスイッチ５２．５３は非導通状態となシ、該第３の容
量５１を峡端子３５．４５よシ切シ離す。従って、時刻
ｔ＝Ｔ３における該第３の容量５１の電荷量Ｑは該第３
の容量５１の両端の電位差、即ち、（３）式と（４）式
の差と該第３の容量５１の咳容量値Ｃ２の積に等しい。
なると、該第３、第４のＭＯ８Ｔスイッチ５２．５３が
導通状態となるから、該第３の容量５１の両側の鋏端子
６３．６４はそれぞれ咳端子３５゜４５と接続する。従
って、該端子６３，６４の電位はそれぞれ咳端子３５，
４５の電位と共に変化し、該第３の容量５１を充電する
。次に時刻ｔ＝Ｔ３で該第３の電圧パルス１０５が高レ
ベルから低レベルへ変化すると、該第３、第４のＭＯ８
Ｔスイッチ５２．５３は非導通状態となシ、該第３の容
量５１を峡端子３５．４５よシ切シ離す。従って、時刻
ｔ＝Ｔ３における該第３の容量５１の電荷量Ｑは該第３
の容量５１の両端の電位差、即ち、（３）式と（４）式
の差と該第３の容量５１の咳容量値Ｃ２の積に等しい。
一方、該第２の電圧パルス１０５が高レベルである期間
（ｇ＝Ｔ２からｔ＝Ｔ３）、該第７のＭ０８Ｔスイッチ
７３も導通し、該第４の容量７２を短絡し、電荷を放電
させるから、端子７５の電位は端子７７に印加し九基準
電圧レベル、例えば、零ボルトと等しくなる。時刻ｔ＝
Ｔ４で該第３の電圧パルス１０６が低レベルから高レベ
ルとなると、該第５、第６のＭＯ８Ｔスイッチ５４．５
５が導通状態となるから、端子６４社該第４の端子６８
へ印加した基準電圧レベル、例えば、零ポル）と等しく
なる。一方端子６７は該第３の積分回路７００Å力端子
７４に接続される。従りて、該容量５１に保持されてい
る電荷量Ｑの電荷は咳容量７２へ全部移動する。従って
、核端子７５の出力電圧Ｖは咳電荷量Ｑを該容量７２の
容量値Ｃ３で除した値、即ち で与えられ、該第１のアナログ信号りおよび該第号Ｖは
（５）式で与えられ、該豐りと咳１ｄの積に比例する。
（ｇ＝Ｔ２からｔ＝Ｔ３）、該第７のＭ０８Ｔスイッチ
７３も導通し、該第４の容量７２を短絡し、電荷を放電
させるから、端子７５の電位は端子７７に印加し九基準
電圧レベル、例えば、零ボルトと等しくなる。時刻ｔ＝
Ｔ４で該第３の電圧パルス１０６が低レベルから高レベ
ルとなると、該第５、第６のＭＯ８Ｔスイッチ５４．５
５が導通状態となるから、端子６４社該第４の端子６８
へ印加した基準電圧レベル、例えば、零ポル）と等しく
なる。一方端子６７は該第３の積分回路７００Å力端子
７４に接続される。従りて、該容量５１に保持されてい
る電荷量Ｑの電荷は咳容量７２へ全部移動する。従って
、核端子７５の出力電圧Ｖは咳電荷量Ｑを該容量７２の
容量値Ｃ３で除した値、即ち で与えられ、該第１のアナログ信号りおよび該第号Ｖは
（５）式で与えられ、該豐りと咳１ｄの積に比例する。
次に本発明の乗算回路を集積化した場合、咳乗算回路Ｏ
１１面積と容量の占める面積を見積ることＭＯ８Ｔ３３
．３４に用いたとする。このとき、該雪ｄおよび１ｇを
いずれも約Ｏ，Ｓ Ｖ 、該ＶＤ訃よび鋏ＶＧをいずれ
も零ボルトとすると、前記ドレイン電流ＩＰは約０．７
５ｍＡ、ＩＮは約０．６５ｍＡとする。今鋏第１．第２
、第３、第４の容量３２，４２゜５１．７２を５９Ｆ、
該積分時間Ｔ３を約５９ ｎ５ｅｃとすれば、本発明の
乗算回路の絶対値出力Ｖは約１ｖとなる。この値は一例
として述べた前記従来の乗算回路出力とほぼ等しい値で
ある。誘電体として厚さ１００ＯＡの二酸化シリコン膜
（８ｉ０．）を用いて、５Ｆの容量を４個形成すると、
咳容量の占める総面積は５．２Ｘ１０’ｘｓ”となる。
１１面積と容量の占める面積を見積ることＭＯ８Ｔ３３
．３４に用いたとする。このとき、該雪ｄおよび１ｇを
いずれも約Ｏ，Ｓ Ｖ 、該ＶＤ訃よび鋏ＶＧをいずれ
も零ボルトとすると、前記ドレイン電流ＩＰは約０．７
５ｍＡ、ＩＮは約０．６５ｍＡとする。今鋏第１．第２
、第３、第４の容量３２，４２゜５１．７２を５９Ｆ、
該積分時間Ｔ３を約５９ ｎ５ｅｃとすれば、本発明の
乗算回路の絶対値出力Ｖは約１ｖとなる。この値は一例
として述べた前記従来の乗算回路出力とほぼ等しい値で
ある。誘電体として厚さ１００ＯＡの二酸化シリコン膜
（８ｉ０．）を用いて、５Ｆの容量を４個形成すると、
咳容量の占める総面積は５．２Ｘ１０’ｘｓ”となる。
一方前記同様１個のＯＰａｍｐの面積を約１．６ Ｘ
１０ Ａｍ”とすれば、３個のＯＰａｍｐの総面積Ｂ
４．８ Ｘ １ Ｇ”ＪＩＩｍ”とまる。これより本発
明の乗算回路の総面積（約５．３Ｘ１０“μ−）に対す
る咳容量の占める面積の割）合いは９．８チとなり、極
めて小さく、高密度集積化に極めて有利である。さらに
、前記したように、従来の乗算回路ではＯＰａｍｐ以外
の部分、即ち抵抗の占める割り合いが７２−と大きかっ
たのに対し、本発明の乗算器ではＯＰａｍｐ以外の部分
、即ち、容量の占める割シ合い（９，８１１）は極めて
減少する。
１０ Ａｍ”とすれば、３個のＯＰａｍｐの総面積Ｂ
４．８ Ｘ １ Ｇ”ＪＩＩｍ”とまる。これより本発
明の乗算回路の総面積（約５．３Ｘ１０“μ−）に対す
る咳容量の占める面積の割）合いは９．８チとなり、極
めて小さく、高密度集積化に極めて有利である。さらに
、前記したように、従来の乗算回路ではＯＰａｍｐ以外
の部分、即ち抵抗の占める割り合いが７２−と大きかっ
たのに対し、本発明の乗算器ではＯＰａｍｐ以外の部分
、即ち、容量の占める割シ合い（９，８１１）は極めて
減少する。
以上本発明の４象限アナログ乗算回路の構成と動作の一
例を説明した。本発明では、従来の゛乗算回路を構成す
る上で必要であった抵抗を完全に除去するととＫより、
大規模集積化を可能にしたことに特徴がある。さらに小
形で高精度が得られる容量を用いるから、下にあげる多
くの特徴・長所が生み出される。
例を説明した。本発明では、従来の゛乗算回路を構成す
る上で必要であった抵抗を完全に除去するととＫより、
大規模集積化を可能にしたことに特徴がある。さらに小
形で高精度が得られる容量を用いるから、下にあげる多
くの特徴・長所が生み出される。
（ａ） 単位函積当シ、太き表値の容量を容易に集積
化できるから、集積度が向上する。
化できるから、集積度が向上する。
（ｂ） 容量値のばらつきはチップ内、チップ間、ウ
ェハー間、ロフト内で極めて小さくおさえることができ
るから、乗算回路の特性のばらつきが極めて小さい。
ェハー間、ロフト内で極めて小さくおさえることができ
るから、乗算回路の特性のばらつきが極めて小さい。
（Ｃ） スタンバイ時は電流が流れないから消費電力
が小さい。
が小さい。
（ｄ） 出力信号に歪がはとんど生じない。
←）第（５１式で示されるように１増幅率は容量比で与
えられるから、所望の値を容易に得ることができる上、
デバイス間のばらつきが極めて小さい。
えられるから、所望の値を容易に得ることができる上、
デバイス間のばらつきが極めて小さい。
以上本発明の説明では該第２のアナログ信号１１！が正
の場合について詳述したが、蚊９ｄが負であってもかま
わない。算チャネルのＭＯ８Ｔについてのみ述べたが、
ＰチャネルのＭＯ８Ｔにも適用される。電圧パルスのタ
イミングや極性、直流電圧値は一例であって、本発明の
乗算回路が正常に動作すれば、これに限定されることは
ない。本説明では該ｇ−および該曽ｄが同一極性の時、
該出力信号■が正となるような回路接続の一例を示した
が、端子３５と端子６６欺よび端子４５と端子６５ｔ−
それぞれ接続することによシ、反転出力が得られること
は明らかである。また本発明では端子６１および７６へ
の電圧パルスを共通の電圧パルスを用いた異子電圧パル
スでもいっこうにかまわ表い。
の場合について詳述したが、蚊９ｄが負であってもかま
わない。算チャネルのＭＯ８Ｔについてのみ述べたが、
ＰチャネルのＭＯ８Ｔにも適用される。電圧パルスのタ
イミングや極性、直流電圧値は一例であって、本発明の
乗算回路が正常に動作すれば、これに限定されることは
ない。本説明では該ｇ−および該曽ｄが同一極性の時、
該出力信号■が正となるような回路接続の一例を示した
が、端子３５と端子６６欺よび端子４５と端子６５ｔ−
それぞれ接続することによシ、反転出力が得られること
は明らかである。また本発明では端子６１および７６へ
の電圧パルスを共通の電圧パルスを用いた異子電圧パル
スでもいっこうにかまわ表い。
回路の開閉にＭＯ８Ｔスイッチを用いモ説明したが、ス
イッチング機能が満足されれば、どのよう表スイッチを
用いてもかまわない。
イッチング機能が満足されれば、どのよう表スイッチを
用いてもかまわない。
第１−図は従来の４象限アナログ信号乗算回路の回路図
、第２図は本発明の４象限アナログ信号乗算回路の具体
的な回路構成の一例、第３図は第２図の回路に印加する
信号、パルスおよび出力波形のタイミング図である。第
１図において、１，２はＭＯ８Ｔ、３．６はＩ／Ｖ変換
回路、９は減算回路、４，７．１０はＯＰｉｍｐ、５，
８，１１，１２゜１３．１４は抵抗である。ｉ２図にお
いて、１，２はＭＯ８Ｔ、３０は第１の積分回路、４０
は第２の積分回路、５０は減算回路、７０は第３の積分
回路、３１．４１．７１はＯＰ ａｍｐ、 ３２ 、４
２ 、５１ 、７２は容量、３３，４３，５２，５３，
５４，５５，７３はＭＯ８Ｔスイッチである。第゛３図
において１０１は第１のアナログ信号１ｇが重畳された
直流電圧ＶＧ。
、第２図は本発明の４象限アナログ信号乗算回路の具体
的な回路構成の一例、第３図は第２図の回路に印加する
信号、パルスおよび出力波形のタイミング図である。第
１図において、１，２はＭＯ８Ｔ、３．６はＩ／Ｖ変換
回路、９は減算回路、４，７．１０はＯＰｉｍｐ、５，
８，１１，１２゜１３．１４は抵抗である。ｉ２図にお
いて、１，２はＭＯ８Ｔ、３０は第１の積分回路、４０
は第２の積分回路、５０は減算回路、７０は第３の積分
回路、３１．４１．７１はＯＰ ａｍｐ、 ３２ 、４
２ 、５１ 、７２は容量、３３，４３，５２，５３，
５４，５５，７３はＭＯ８Ｔスイッチである。第゛３図
において１０１は第１のアナログ信号１ｇが重畳された
直流電圧ＶＧ。
Claims (1)
- ドレイン（またはソース）が互いに接続された第１の電
界効果トランジスタ（以後ＦＥＴと呼ぶ）と第２０ＦＥ
Ｔを備え、演算増幅器、静電容量（コンデンサ）、スイ
ッチよ構成り、該第１０ｇＦＴに流れるドレイン電流を
積分し、電圧に変換する第１の積分回路、該第１の積分
回路と同一構成で、かつ該第２のＦＨＴに流れるドレイ
ン電流を積分し、電圧に変換する第２の積分回路、少ま
くとも１個以上のスイッチとコンデンサよ構成り、該第
１の積分回路の出力信号と該第２の積分回路の出力信号
の差を得る減算回路および演算増幅器、コンデンサ、ス
イッチよシ成シ、鋏減算回路の出力信号を積分する第３
の積分回路よシ構成され、該′第１のＦＩＴのソース（
またはドレイン）と該第１の積分回路の入力、該第２０
ＦＥＴのソース（またはドレイン）と該第２の積分回路
の入力、該第１の積分回路の出力と該減算回路の一方の
入力、該第２の積分回路の出力と該減算回路の他方の入
力、鋏減算回路の出力と該第３の積分回路の入力をそれ
ぞれ接続したことを特徴とするアナログ信号乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193581A JPS583072A (ja) | 1981-06-30 | 1981-06-30 | アナログ信号乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193581A JPS583072A (ja) | 1981-06-30 | 1981-06-30 | アナログ信号乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583072A true JPS583072A (ja) | 1983-01-08 |
| JPH0252308B2 JPH0252308B2 (ja) | 1990-11-13 |
Family
ID=14313764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10193581A Granted JPS583072A (ja) | 1981-06-30 | 1981-06-30 | アナログ信号乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583072A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312787A (ja) * | 1985-08-22 | 1988-01-20 | 里見 仁 | 故紙処理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52151165U (ja) * | 1976-05-14 | 1977-11-16 | ||
| JPS5432157U (ja) * | 1977-08-05 | 1979-03-02 |
-
1981
- 1981-06-30 JP JP10193581A patent/JPS583072A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52151165U (ja) * | 1976-05-14 | 1977-11-16 | ||
| JPS5432157U (ja) * | 1977-08-05 | 1979-03-02 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312787A (ja) * | 1985-08-22 | 1988-01-20 | 里見 仁 | 故紙処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0252308B2 (ja) | 1990-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4604584A (en) | Switched capacitor precision difference amplifier | |
| JPS6244597Y2 (ja) | ||
| JP2835347B2 (ja) | サンプリンングされたアナログ電流蓄積用回路 | |
| JPH0322103B2 (ja) | ||
| US4400637A (en) | Integrator with sampling stage | |
| JPH0311038B2 (ja) | ||
| TW402837B (en) | Switched-capacitor amplifier circuit | |
| EP0508736B1 (en) | Four quadrant analog multiplier circuit of floating input type | |
| GB2125995A (en) | Improvements in or relating to circuits including a transconductance element | |
| US4496858A (en) | Frequency to voltage converter | |
| US4573020A (en) | Fully differential operational amplifier with D.C. common-mode feedback | |
| EP0483419B1 (en) | Fully differential sample and hold adder circuit | |
| US4691171A (en) | Integrated RC filter with resistor trimming | |
| US4864217A (en) | Method of and a circuit arrangement for processing sampled analogue electrical signals | |
| JPS61500144A (ja) | スイツチト・キヤパシタ回路 | |
| JPH0159772B2 (ja) | ||
| JPH07114335B2 (ja) | 緩衝回路 | |
| JPH0429246B2 (ja) | ||
| JPS583072A (ja) | アナログ信号乗算回路 | |
| JP3196020B2 (ja) | 半導体メモリ装置の可変遅延回路 | |
| JPS6112408B2 (ja) | ||
| JPH0252307B2 (ja) | ||
| JPH06301800A (ja) | スイッチトキャパシタ積分器 | |
| JPH11234088A (ja) | スイッチトキャパシタ回路 | |
| JPS59188780A (ja) | ４象限アナログ信号乗算回路 |