JPH0252307B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は集積化が容易なアナログ信号の４象限
半導体乗算回路に関する。

アナログ電気信号を効果的に処理する場合、複
数個のアナログ信号を互いに、たし合わせる加算
回路、一方のアナログ信号から他方のアナログ信
号を減ずる減算回路、２個のアナログ信号を互い
にかけ算する乗算回路等の演算回路が必要であ
る。

従来の４象限アナログ信号乗算回路（以後、従
来の乗算回路と呼ぶ）は特性が等しいか、あるい
は互いに極めて近い２個の電界効果トランジスタ
（以後FETと呼ぶ）、抵抗と演算増幅器（以後OP
ampと呼ぶ）より成る電流／電圧変換回路（以後
Ｉ／Ｖ変換回路と呼ぶ）が２個、抵抗とOP amp
より成る減算回路より構成されていた。ところが
該従来の乗算回路あるいは該従来の乗算回路と他
の回路を１個の判導体チツプ上に集積化する場合
以下に述べる多大が不都合な結果を生じ、高密度
の集積化が全く不可能であつた。この理由は多数
の抵抗をチツプ上に形成するために生ずる。従来
の乗算回路においては点をあげる。

(1) 集積化抵抗の比抵抗が極めて小さい。従つて
所望の抵抗値を得るために、極めて大きな面積
が必要となり、高密度の集積化ができない。

(2) チツプ内、チツプ間、ウエハー間、ロツト間
における比抵抗値のばらつきが大きい。この結
果デバイス間に多大な特性のばらつきが生ず
る。

(3) 抵抗の消費電力が大きいため、チツプの総消
費電力およびチツプの温度上昇が極めて大き
い。

(4) 比抵抗値は電圧と非線形の関係にあるから乗
算結果に大きな誤差を伴なうばかりか、非線形
歪をも生ずる。等の問題点があつた。

本発明の目的は、上述した従来の乗算回路の欠
点を解消すべく、一切の抵抗を除去し、精度の向
上と高密度化を図ることが可能なアナログ信号乗
算回路を提供することにある。

本発明の乗算回路はFET，積分回路、スイツ
チコンデンサあるいは静電容量（以後、単に容量
と呼ぶ）等で構成され、抵抗を一切使用しないか
ら前記した従来の乗算回路の欠点を全て除去する
上集積度の高密度化に最適できる。

本発明によれば、ドレイン（またはソース）が
互いに接続された第１の電界効果トランジスタ
（以後FETと呼ぶ）と第２のFETを備え、演算増
幅器静電容量（コンデンサ）、スイツチより成り、
該第１のFETに流れるドレイン電流を積分し、
電圧に変換する第１の積分回路、該第１の積分回
路と同一構成で、かつ該第２のFETに流れるド
レイン電流を積分し、電圧に変換する第２の積分
回路および少なくとも１個以上のスイツチとコン
デンサより成り、該第１の積分回路の出力信号と
該第２の積分回路の出力信号の差を得る減算回路
より構成され、該第１のFETのソース（または
ドレイン）と該第１の積分回路の入力、該第２の
FETのソース（またはドレイン）と該第２の積
分回路の入力、該第１の積分回路の出力と該減算
回路の一方の入力、該第２の積分回路の出力と該
減算回路の他方の入力を、それぞれ接続したこと
を特徴とするアナログ信号乗算回路が得られる。

さらに、本発明によれば、ドレインまたはソー
スが互いに接続された第１の電界効果トランジス
タ（以後FETと呼ぶ）と第２のFETを備え、演
算増幅器、静電容量（コンデンサ）、スイツチよ
り成り、該第１のFETに流れるドレイン電流を
積分し、電圧に変換する第１の積分回路、該第１
の積分回路と同一構成で、かつ該第２のFETに
流れるドレイン電流を積分し、電圧に変換する第
２の積分回路、少なくとも１個以上のスイツチと
コンデンサより成り、該第１の積分回路の出力信
号と該第２の積分回路の出力信号の差を得る減算
回路およびバツフア回路より構成され、該第１の
FETのソースまたはドレインと該第１の積分回
路の入力、該第２のFETのソース（またはドレ
イン）と該第２の積分回路の入力、該第１の積分
回路の出力と該減算回路の一方の入力、該第２の
積分回路の出力と該減算回路の他方の入力、該減
算回路の出力と該バツフアの入力を、それぞれ接
続したことを特徴とするアナログ信号乗算回路が
得られる。

以下、図面を用いて詳細な説明を行なう。第１
図は、従来の乗算回路を示し、１，２は電気的特
性が、互いに全く等しいがあるいは極めて近い
MOS構造のFET（以後MOSTと呼ぶ），３はOP
amp４と抵抗５より成る第１のＩ／Ｖ変換回路、
６はOP amp７と抵抗８より成る第２のＩ／Ｖ変
換回路、９はOP amp１０と抵抗１１，１２，１
３，１４より成る減算回路、１５は出力端子、２
１，２２，２３，２４は信号電圧あるいはバイア
ス電圧を印加する端子である。今、端子２１より
MOST１のゲートへ直流電圧VGに重畳された第
１のアナログ信号電圧vg，即ち、VG＋vgが、端
子２２よりMOST２のゲートへ該直流電圧VGの
みが、それぞれ印加されているとする。また、端
子２３よりMOST１およびMOST２の一方の拡
散層、例えばドレインへ直流電圧VDに重畳され
た第２のアナログ信号vd、即ち、VD＋vdが、端
子２４へ該直流電圧VDが、それぞれ印加されて
いるとする。なお、該端子２１，２２，２３，２
４への該印加電圧の値は、該MOST１および
MOST２がいずれも３極管領域で動作する範囲
内とする。また、該第１および第２のアナログ信
号、即ち、vgおよびvdは、正および負のいずれ
の値でもかまわない。以下では一例として該
MOST１およびMOST２がｎチヤネルのMOST
と仮定して、該従来の乗算回路が乗算機能を達成
することを説明する。

今、該vdが正の時、該vgの符号に関係なく、
MOST１のドレイン電流IPおよびMOST２のド
レイン電流INは、それぞれ矢印２０１および矢
印202の方向に流れ、その値はそれぞれ、 IP＝Ｂ（VG＋vg−VD−vd／２−TV）vd (1) IN＝Ｂ（VG−VD−vd／２−VT）vd (2) で与えられる。ここでＢは該MOST１あるいは、
MOST２の個有な特性定数、VTは該MOST１
およびMOST２の閾値電圧である。該電流IPお
よびINは、それぞれ該抵抗５および該抵抗８に
流れる。従つて、該第１のＩ／Ｖ変換回路３の出
力電圧は、端子２４への印加電圧VDより該抵抗
５に生ずる電圧降下の値を引いた値となる。同様
に該第２のＩ／Ｖ変換回路６の出力電圧は該直流
電圧VDより該抵抗８に生ずる電圧降下の値を引
いた値となる。

即ち、該第１（第２）のＩ／Ｖ変換回路は該第
１（第２）のMOSTに流れるドレイン電流IP
（IN）を該抵抗５(8)の両端に生ずる電圧に変換
し、該抵抗５(8)の抵抗値を比例定数とする電流／
電圧変換の働きをする。該減算回路９は、該第１
および該第２のＩ／Ｖ変換回路、即ち、３および
６の出力信号の差を演算し、減算結果を端子１５
に生ずる。

該減算結果は前記第１および第２のアナログ信
号即ち、vgおよびvdの積に比例し、比例定数は
前記特性定数Ｂおよび抵抗５，８，１１，１２，
１３，１４の抵抗値で与えられる。以上、該vd
が正の場合について述べた。同様に該vdが負の
場合も、該vgの符号に関係なく、端子１５より
得られる出力信号は、該vgの積に比例する。

次に従来の乗算回路を集積化した場合、該乗算
回路の総面積と抵抗の占める面積を見積ることに
する。該閾値電圧VTが、約−4V，チヤネル幅が
200μｍ，ゲート長が10μｍであるｎチヤネルの
MOSTを該MOST１，および２に用いるとすれ
ば前記ドレイン電流IPは約0.75ｍＡ，INは約0.65
ｍＡとなる。但し、該vdおよびvgは、いずれも
0.5V，該VDおよび該VGはいずれも零ボルトと
する。従つて、該抵抗５，８，１１，１２，１
３，１４の抵抗値を、いずれも10KΩとすれば、
端子１５の出力信号は約1Vとなる。比抵抗10
Ω／□の拡散層を用いて10KΩの抵抗を実現する
と、幅は10μｍ長さは１cmとなる。通常このよう
な抵抗は、抵抗間にギヤツブを設けた折曲げ構造
とする。

今該ギヤツブを10μｍとすると、10KΩの抵抗
を実現するために必要な面積は２×10⁵μm²とな
る。従つて、６個の該抵抗５，８，１１，１２，
１３，１４の総面積は1.2×10⁶μm²となる。一方
１個のOP ampは約1.6×10⁵μm²程度で実現が可
能であるから、３個のOP mp４，７，１０の総
面積は4.8×10⁵μm²である。これより従来の乗算
回路の総面積（約1.68×10⁶μm²）に対する該抵抗
の占める面積の割り合いは約72％にもなり、高密
度集積化に極めて不利であることがわかる。

第２図は本発明の４象限アナログ信号乗算回路
（以後、本発明の乗算回路と呼ぶ）の具体的な回
路構成の一例である。１，２は電気的特性が互い
に全く等しいか、あるいは該電気的特性が互いに
極めて近いMOSTである。２１，２２，２３，
２４は、それぞれ第１，第２，第３，第４の信号
源に持続される端子、２０１および２０２は、そ
れぞれドレイン電流IPおよびINの方向である。
３０は第１のOP Amp３１第１のコンデンサあ
るいは静電容量（以後単に容量と呼ぶ）３２およ
び第１のMOSTスイツチ３３より成る第１の積
分回路、３４および３５は、それぞれ該第１の積
分回路３０の入力および出力端子、３６は第１の
電圧パルス源に接続される端子である。４０は第
２のOP amp４１，第２の容量４２，第２の
MOSTスイツチ４３より成る第２の積分回路、
４４および４５は、それぞれ該第２の積分回路４
０の入力および出力端子である。５０は第３の容
量５１および第３，第４，第５，第６のMOST
スイツチ５２，５３，５４，５５より成る減算回
路、６１は第２の電圧パルス源に接続される端
子、６２は第３の電圧パルス源に接続される端
子、６３，６４は該第３の容量５１の両端の端
子、６５，６６，６７，６８は、それぞれ該減算
回路５０の第１，第２，第３，第４の端子であ
る。７０は該減算回路５０のバツフア回路、７１
および７２はそれぞれ該バツフア回路の入力およ
び出力端子である。なお、ここでは該バツフア回
路７０を、一例として、OP amp７３を用いたボ
ルテージホロア構成を示している。

第３図は第２図に示した該端子２１，２３，３
６，６１，６２への印加電圧、および端子３５あ
るいは４５の電位を示したものである。なお、横
軸は時間軸である。１０１は直流電圧VGに重畳
された第１のアナログ信号電圧vg，即ち、VG＋
vgで端子２１へ印加される。１０２は直流電圧
VDに重畳された第２のアナログ信号電圧vd，即
ち、VD＋vdで、端子２３へ印加される。なお、
図示しないが、該直流電圧VGおよび該直流電圧
VDも、それぞれ該端子２２および２４へ印加さ
れる。１０３は該端子３６へ印加される周期的な
第１の電圧パルスである。該第１の電圧パルス１
０３が高レベルにある期間、該第１，第２の
MOSTスイツチ３３，３４は導通状態となるか
ら該第１，第２の容量３２，４２は短終される。

従つて、該第１，第２の容量３２，４２に充電
されている電荷は放電される。一方、該第１の電
圧パルス１０３が低レベルにある期間、該第１，
第２のMOSTスイツチ３３，４３は非導通状態
となるから、該MOST１，２にそれぞれ流れる
ドレイン電流IP，INは、それぞれ該第１，第２
の容量３２，４３の積分される。１０４は端子３
５あるいは４５に現われる電位変化の一例であ
る。１０５は該端子６１へ印加される周期的な第
２の電圧パルスで、該第２の電圧パルスが高レベ
ルおよび低レベルにある期間、該第３，第４の
MOSTスイツチ５２，５３は、それぞれ導通お
よび非導通状態となる。１０６は端子６２へ印加
される周期的な第３の電圧パルスで、該第３の電
圧パルスが高レベルおよび低レベルにある期間、
該第５，第６のMOSTスイツチ５４，５５は、
それぞれ導通および非導通状態となる。なお、該
端子２１，２２，２３，２４への印加電圧の範囲
は、第１図の説明と同様、該MOST１および該
MOST２が常に３極管領域で動作する範囲内と
する。また、該第１のアナログ信号電圧vgおよ
び該第２のアナログ信号電圧vdは正あるいは負
のいずれの値をもとることができる。

以下、第２図、第３図を用いて、本発明の乗算
回路の動作を詳細に説明する。今該vdが正のと
き該vgの符号に関係なく、該MOST１のドレイ
ン電流IPおよび該MOST２のドレイン電流IN
は、それぞれ矢印２０１および矢印２０２の方向
に流れ、その値は、それぞれ前出の(1)式および(2)
式で与えられる。時該ｔ＝０よりも以前の期間、
該第１の電圧パルス１０３は高レベルであるか
ら、該第１，第２のMOSTスイツチ３３，４３
は導通状態にあり、該第１第２の容量３２，４２
の両端は短絡されている。

従つて、該ドレイン電流IPおよびINは、それ
ぞれ該第１，第２のMOSTスイツチ３３，３４
を流れ、該第１および第２の積分回路の出力端子
３５，４５の電位は、端子２４へ印加された該電
流電圧VDと同電位となる時刻ｔ＝０で、該電圧
パルス１０３が高レベルから低レベルへ変化する
と、該第１，第２のMOSTスイツチ３３，４３
が非導通状態となるから、該容量３２，４２は、
それぞれ該ドレイン電流IP，INの積分を開始す
る。該積分の工程は該電圧パルス１０３が再び高
レベルとなり、該第１，第２のMOSTスイツチ
３３，４３が、導通状態となる時刻ｔ＝T5まで
継続される。今、時刻ｔ＝０からｔ＝T5の期間
該第１および第２のアナログ信号電圧vgおよび
vdが一定、即ち、該ドレイン電流IPおよびINが
一定、であるとすれば、該第１，第２の容量３２
および４２に積分される電荷量は、それぞれIP
と積分時間の積およびINと積分時間の積で与え
られる。従つて、時刻ｔ＝T3における該端子３
５の電位は、 VD−IP・T3／C1 (3) で与えられ、一方該端子４５の電位は、 VD−IN・T3／C1 (4) で与えられる。但し、C1は該第１，第２の容量
３２，４２の容量値である。なお、第(3)式、第(4)
式から明らかなように、該第１（第２）の積分回
路は、該第１（第２）のMOSTに流れるドレイン
電流IP（IN）を該容量３２，４２に積分し、
T3／C1を比例定数とし、電流を電圧に変換する
積分回路であつて、第１図に示した従来の乗算回
路に用いた電流／電圧変換回路３および６とは、
その動作および原理が本質的に異なるものであ
る。

該第３の電圧パルス１０５が時刻ｔ＝T2で高
レベルとなると、該第３，第４のMOSTスイツ
チ５２，５３が導通状態となるから、該第３の容
量51の両側の該端子６３，６４はそれぞれ該端子
３５，４５と接続する。従つて、該端子６３，６
４の電位は、それぞれ該端子３５，４５の電位と
共に変化し、該第３の容量51を充電する。次に時
該ｔ＝T3で、該第３の電圧パルス１０５が高レ
ベルから低レベルへ変化すると、該第３，第４の
MOSTスイツチ５２，５３は非導通状態となり、
該第３の容量51を該端子３５，４５より切り離
す。従つて、時刻ｔ＝T3における該第３の容量
51の電荷量Ｑは、該第３の容量51の両端の電位
差、即ち、(3)式と(4)式の差と該第３の容量51の該
容量値C2の積に等しい。

時刻ｔ＝T4で、該第３の電圧パルス１０６が
低レベルへ変化すると、該第5.第６のMOSTスイ
ツチ５４，５５が導通状態となるから、該端子６
３の電位は該端子６８へ印加した基準電圧レベ
ル、例えば、零ボルトとなり、一方、端子６４は
該バツフア回路７０の入力端子７１に接続され
る。従つて、端子６８のレベルが零ボルトである
から、該端子６７および７１の電位および該端子
７２の出力信号Ｖは該電荷量Ｑを該容量C2で除
した値、即ち、 Ｖ＝Ｂ・T3・vg・vd／C1 (5) で与えられ、該第１および第２のアナログ信号電
圧vgおよびvdの積に比例する。比例定数は該Ｂ，
T3，C1で決まる。なお、該電荷量Ｑは該第２の
電圧パルス１０５が再び高レベルへ変化する時刻
まで該第３の容量51に保持される。

以上、該vdが正の場合について述べた。同様
に該vdが負の場合も該vgの符号に関係なく、端
子７２より得られる出力信号Ｖは(5)式で与えら
れ、該vgと該vdの積に比例する。

次に本発明の乗算回路を集積化した場合、該乗
算回路の総面積と容量の占める面積を見積ること
にする。今、閾値電圧が約−4V，チヤネル幅が
200μｍ，ゲート長が10μｍのｎチヤネルMOSTを
第２図に示した該MOST１，２に用いたとする。

このとき、該vdおよびvgを、いずれも約0.5V
該VDおよび該VGを、いずれも零ボルトとする
と前記ドレイン電流IPは約0.75ｍＡ，INは約0.65
ｍＡとなる。今該第１，第２，第３，の容量３
２，４２，５１を5pF，該積分時間T3を約
50nsecとすれば、本発明は乗算回路の絶対値出力
Ｖは約1Vとなる。この値は一例として述べた前
記従来の乗算回路の出力と、ほぼ等しい値であ
る。

誘導体として厚さ1000Åの二酸化シリコン膜
（SiO₂）を用いて、5pFの容量を３個形成すると、
該容量の占める総面積は約3.9×10⁴μm²となる。
一方前記同様１個のOP Ampの面積を約1.6×
10⁵μm²とすれば、３個のOP Ampの総面積は4.8
×10⁵μｍとなる。これより本発明の乗算回路の総
面積（約5.2×10⁵μm²）に対する該容量の占める
面積の割合いは7.6％となり、極めて小さく、高
密度集積化に極めて有利である。さらに、前記し
たように従来の乗算回路ではOP Amp以外の部
分、即ち、抵抗の占める割り合いが、72％と大き
かつたのに対し、本発明の乗算器ではOP Amp
以外の部分、即ち容量の占める割り合い（7.6％）
は、極めて減少する。

以上、本発明の４象限アナログ乗算回路の構成
と動作の一例を説明した。本発明では従来の乗算
回路を構成する上で必要であつた抵抗を完全に除
去することにより、大規模集積化を可能にしたこ
とに特徴がある。さらに小形で高精度で得られる
容量を用いるから、下にあげる多くの特徴・長所
が生み出される。

(a) 単位面積当り、大きな値の容量を容易に集積
化できるから、集積度が向上する。

(b) 容量値のばらつきは、チツプ内、チツプ間、
ウエハー間、ロツト間で、極めて小さくおさえ
ることができるから、乗算回路の特性のばらつ
きが極めて小さい。

(c) スタンバイ時は電流が流れないから消費電力
が小さい。

(d) 出力信号に歪が、ほとんど生じない。

以上、本発明の説明では、該第２のアナログ信
号vdが正の場合について詳述したが、該vdが負
であつてもかまわない。ｎチヤネルのFETにつ
いてのみ述べたが、ｐチヤネルのFETにも適用
される。電圧パルスのタイミングや極性、直流電
圧の大きさは一例であつて、本発明の乗算回路が
正常に動作すれば、これに限定されることはな
い。本説明では該vdおよび該vgが同一極性の時、
該出力信号Ｖが正となるような回路接続の一例を
示したが、端子３５と端子６６および端子４５と
端子６５を、それぞれ接続することにより、反転
出力が得られることは明らかである。バツフア回
路に用いたボルテージホロアは一例であつて、ソ
ースホロア等、機能がみたされれば、どのような
回路であつてもかまわない。回路の開閉に
MOSTスイツチを用いて説明したが、スイツチ
ング機能が満足されれば、どのようなスイツチを
用いてもかまわない。

【図面の簡単な説明】

第１図は従来の４象限アナログ信号乗算回路の
回路図、第２図は本発明の４象限アナログ信号乗
算回路の具体的な回路構成の一例、第３図は第２
図の回路に印加する信号、パルスおよび出力波形
のタイミング図である。第１図において、１，２
はMOST，３，６はＩ／Ｖ変換回路、９は減算
回路、４，７，１０はOP Amp，５，８，１１，
１２，１３，１４は抵抗である。第２図におい
て、１，２はMOST，３０は第１の積分回路、
４０は第２の積分回路、５０は減算回路、７０は
バツフア回路、３１，４１，７１はOP Amp，
３２，４２，５１は容量、３３，４３，５２，５
３，５４，５５はMOSTスイツチである。第３
図において１０１は第１のアナログ信号vgが重
畳された直流電圧VG，１０２は第２のアナログ
信号vdが重畳された直流電圧VD，１０３は第１
の電圧パルス、１０４は端子３５あるいは４５に
現われる信号、１０５および１０６は、それぞれ
第２および第３の電圧パルスである。

Claims (1)

1. 【特許請求の範囲】 １ ドレイン（またはソース）が互いに接続され
   た第１の電界効果トランジスタ（以後FETと呼
   ぶ）と第２のFETを備え、演算増幅器、静電容
   量（コンデンサ）、スイツチよりなり、該第１の
   FETに流れるドレイン電流を積分し、電圧に変
   換する第１の積分回路、該第１の積分回路と同一
   構成で、かつ該第２のFETに流れるドレイン電
   流を積分し、電圧に変換する第２の積分回路およ
   び少なくとも１個以上のスイツチとコンデンサよ
   り成り、該第１の積分回路の出力信号と該第２の
   積分回路の出力信号の差を得る減算回路より構成
   され、該第１のFETのソース（またはドレイン）
   と該第１の積分回路の入力、該第２のFETのソ
   ース（またはドレイン）と該第２の積分回路の入
   力、該第１の積分回路の出力と該減算回路の一方
   の入力、該第２の積分回路の出力と該減算回路の
   他方の入力を、それぞれ接続したことを特徴とす
   るアナログ信号乗算回路。 ２ ドレイン（またはソース）が、互いに接続さ
   れた第１の電界効果トランジスタ（以後FETと
   呼ぶ）と第２のFETを備え、演算増幅器、静電
   容量（コンデンサ）、スイツチより成り、該第１
   のFETに流れるドレイン電流を積分し、電圧に
   変換する第１の積分回路、該第１の積分回路と同
   一構成で、かつ該第２のFETに流れるドレイン
   電流を積分し、電圧に変換する第２の積分回路、
   少なくとも１個以上のスイツチとコンデンサより
   成り、該第１の積分回路の出力信号と該第２の積
   分回路の出力信号の差を得る減算回路およびバツ
   フア回路より構成され、該第１のFETのソース
   （またはドレイン）と該第１の積分回路の入力、
   該第２のFETのソース（またはドレイン）と該
   第２の積分回路の入力、該第１の積分回路の出力
   と該減算回路の一方の入力、該第２の積分回路の
   出力と該減算回路の他方の入力、該減算回路の出
   力と該バツフアの入力を、それぞれ接続したこと
   を特徴とするアナログ信号乗算回路。