JPH0542488Y2 - - Google Patents
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- JPH0542488Y2 JPH0542488Y2 JP1086186U JP1086186U JPH0542488Y2 JP H0542488 Y2 JPH0542488 Y2 JP H0542488Y2 JP 1086186 U JP1086186 U JP 1086186U JP 1086186 U JP1086186 U JP 1086186U JP H0542488 Y2 JPH0542488 Y2 JP H0542488Y2
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- 230000005669 field effect Effects 0.000 claims 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、回路網の任意の箇所に所定の電流を
供給するための電流源回路に関する。
供給するための電流源回路に関する。
本考案は電流源回路に関し、任意の期間に基準
電流源からの電流を能動素子に供給し、この電流
に応じた電荷を能動素子に記載させ、所望時にこ
の記憶された電荷に基づいて電流を発生させるこ
とにより、ばらつきのない所定の電流を回路網に
供給できるようにするものである。
電流源からの電流を能動素子に供給し、この電流
に応じた電荷を能動素子に記載させ、所望時にこ
の記憶された電荷に基づいて電流を発生させるこ
とにより、ばらつきのない所定の電流を回路網に
供給できるようにするものである。
回路網の任意の箇所に所定の電流を供給するた
めの電流源回路としては、従来は第６図に示すよ
うなカレントミラー形の回路が多く用いられてい
る。
めの電流源回路としては、従来は第６図に示すよ
うなカレントミラー形の回路が多く用いられてい
る。
すなわち図において、定電流源１からの電流IO
がカレントミラーのダイオード側を構成する
MOS素子MOに供給され、このカレントミラーの
トランジスタ側を構成するMOS素子M1，M2…
に得られる電流I1，I2…が回路網１００の各部に
供給される。
がカレントミラーのダイオード側を構成する
MOS素子MOに供給され、このカレントミラーの
トランジスタ側を構成するMOS素子M1，M2…
に得られる電流I1，I2…が回路網１００の各部に
供給される。
ところがこの回路において、素子がトランジス
タの場合は各部の電流I1，I2…は電流IOと一致す
るので問題ないが、上述のようにMOS素子を用
いている場合には各素子のばらつきによつて電流
IO，I1，I2…が一致しなくなる。すなわちMOS素
子のドレインソース電流IDSは IDS＝ｋ・Ｗ／Ｌ（VGS−Vth） 但し、ｋは定数 Ｌはチヤンネル長 Ｗはチヤンネル幅 VGSはソースゲート間電圧 Vthはスレシヨルド電圧 で与えられ、ここでMOS素子の製造上の問題か
らＬ，Ｗ，Vthにばらつきを生じ易い。
タの場合は各部の電流I1，I2…は電流IOと一致す
るので問題ないが、上述のようにMOS素子を用
いている場合には各素子のばらつきによつて電流
IO，I1，I2…が一致しなくなる。すなわちMOS素
子のドレインソース電流IDSは IDS＝ｋ・Ｗ／Ｌ（VGS−Vth） 但し、ｋは定数 Ｌはチヤンネル長 Ｗはチヤンネル幅 VGSはソースゲート間電圧 Vthはスレシヨルド電圧 で与えられ、ここでMOS素子の製造上の問題か
らＬ，Ｗ，Vthにばらつきを生じ易い。
従つてこのばらつきによつて、電流IO，I1，I2
…が互いに不一致となり、回路網１００の各部に
所定の電流を供給することができなかつた。
…が互いに不一致となり、回路網１００の各部に
所定の電流を供給することができなかつた。
上述した従来の技術では、MOS素子のばらつ
きによつて、電流IO，I1，I2…を一致させること
ができない問題点があつた。
きによつて、電流IO，I1，I2…を一致させること
ができない問題点があつた。
本考案は、回路網１００に接続される電流源回
路において、能動素子M1，M2…が設けられ、こ
の能動素子M1，M2…のゲートソース間に容量成
分C1，C2…が持たせられ、上記能動素子M1，M2
…のドレインゲート間にスイツチW1，W2…が設
けられると共に、上記能動素子M1，M2…のドレ
インが切換スイツチS1，S2…の可動接点に接続さ
れ、この切換スイツチS1，S2…の第１の固定接点
が上記回路網１００に接続されると共に、上記切
換スイツチS1，S2…の第２の固定接点が所定の基
準電流源１に接続され、任意の期間に上記切換ス
イツチS1，S2…が第２の固定接点側に切換られ上
記スイツチW1，W2…がオンされることによつ
て、上記基準電流源１から基準電流IOが上記能動
素子M1，M2…に流されこの基準電流IOに応じた
電荷が上記容量成分C1，C2…に充電されると共
に、所望の期間に上記切換スイツチS1，S2…が第
１の固定接点側に切換られ上記スイツチW1，W2
…がオフされることによつて、上記容量成分C1，
C2…に充電された電荷に基づく電流I1，I2…が上
記能動素子M1，M2…に流されこのこの電流I1，
I2…が上記回路網１００に供給されるようにした
電流源回路である。
路において、能動素子M1，M2…が設けられ、こ
の能動素子M1，M2…のゲートソース間に容量成
分C1，C2…が持たせられ、上記能動素子M1，M2
…のドレインゲート間にスイツチW1，W2…が設
けられると共に、上記能動素子M1，M2…のドレ
インが切換スイツチS1，S2…の可動接点に接続さ
れ、この切換スイツチS1，S2…の第１の固定接点
が上記回路網１００に接続されると共に、上記切
換スイツチS1，S2…の第２の固定接点が所定の基
準電流源１に接続され、任意の期間に上記切換ス
イツチS1，S2…が第２の固定接点側に切換られ上
記スイツチW1，W2…がオンされることによつ
て、上記基準電流源１から基準電流IOが上記能動
素子M1，M2…に流されこの基準電流IOに応じた
電荷が上記容量成分C1，C2…に充電されると共
に、所望の期間に上記切換スイツチS1，S2…が第
１の固定接点側に切換られ上記スイツチW1，W2
…がオフされることによつて、上記容量成分C1，
C2…に充電された電荷に基づく電流I1，I2…が上
記能動素子M1，M2…に流されこのこの電流I1，
I2…が上記回路網１００に供給されるようにした
電流源回路である。
これによれば、任意の期間に基準電流を能動素
子及び容量成分に記憶し、所望時この記憶された
電流を発生することにより、ばらつきのない所定
の電流を回路網に供給することができる。
子及び容量成分に記憶し、所望時この記憶された
電流を発生することにより、ばらつきのない所定
の電流を回路網に供給することができる。
第１図において、MOS素子M1，M2…のゲー
トソース間にコンデンサC1，C2…が接続され、
ドレインゲート間にスイツチW1，W2…が接続さ
れる。さらにMOS素子M1，M2…のドレインが
切換スイツチS1，S2…の可動接点に接続され、こ
の切換スイツチS1，S2…の第１の固定接点が回路
網１００に接続されると共に、第２の固定接点が
基準の定電流源１に接続される。
トソース間にコンデンサC1，C2…が接続され、
ドレインゲート間にスイツチW1，W2…が接続さ
れる。さらにMOS素子M1，M2…のドレインが
切換スイツチS1，S2…の可動接点に接続され、こ
の切換スイツチS1，S2…の第１の固定接点が回路
網１００に接続されると共に、第２の固定接点が
基準の定電流源１に接続される。
そしてこの回路において、第２図Ａに示す回路
網１００の動作のブランキング期間に、同図Ｂに
示すように切換スイツチS1，S2…を順次定電流源
１側に切換え、さらに同図Ｃに示すようにスイツ
チW1，W2…を順次オンさせる。
網１００の動作のブランキング期間に、同図Ｂに
示すように切換スイツチS1，S2…を順次定電流源
１側に切換え、さらに同図Ｃに示すようにスイツ
チW1，W2…を順次オンさせる。
これによつてブランキング期間に例えば切換ス
イツチS1が定電流源１側に切換えられ、スイツチ
W1がオンされると、定電流源１からの電流IOが
MOS素子M1を通じて流され、さらにこの電流IO
が流されるようにコンデンサC1に充電が行われ
る。そして動作期間にスイツチW1がオフされ、
切換スイツチS1が回路網１００側に切換えられる
と、MOS素子M1はコンデンサC1の充電電位によ
つてバイアスされ、MOS素子M1のソースドレイ
ン間にはIOの電流が流され続ける。この電流IOが
回路網１００に供給される。さらに他のMOS素
子M2，M3…についても同様の動作が順次行われ
る。
イツチS1が定電流源１側に切換えられ、スイツチ
W1がオンされると、定電流源１からの電流IOが
MOS素子M1を通じて流され、さらにこの電流IO
が流されるようにコンデンサC1に充電が行われ
る。そして動作期間にスイツチW1がオフされ、
切換スイツチS1が回路網１００側に切換えられる
と、MOS素子M1はコンデンサC1の充電電位によ
つてバイアスされ、MOS素子M1のソースドレイ
ン間にはIOの電流が流され続ける。この電流IOが
回路網１００に供給される。さらに他のMOS素
子M2，M3…についても同様の動作が順次行われ
る。
こうして回路網の各所に所定の電流を供給でき
るわけであるが、上述の回路によれば、定電流源
からの電流が記憶され、この記憶された電流が供
給されるので、この供給される電流に素子のばら
つき等の影響がでることがなく、常に所定の電流
を供給することができる。
るわけであるが、上述の回路によれば、定電流源
からの電流が記憶され、この記憶された電流が供
給されるので、この供給される電流に素子のばら
つき等の影響がでることがなく、常に所定の電流
を供給することができる。
また上述の回路によれば、定電流源からの電流
の記憶を所定期間ごとに繰り返すことによつて、
温度特性等による変動も除去することができ、い
わゆる１／ノイズの発生も抑圧することができ
る。
の記憶を所定期間ごとに繰り返すことによつて、
温度特性等による変動も除去することができ、い
わゆる１／ノイズの発生も抑圧することができ
る。
さらに以下に他の回路の例を説明する。
まず第３図はDAコンバータに応用する場合で
あつて、この場合にはIO，2IO，4IO…の倍率の正
確な電流が必要になる。そこで図示のように上述
の構成でそれぞれ電流IOの電流源を形成すると共
に、MOS素子M11からの電流IOを端子T1に、
MOS素子M21，M22から電流2IOを端子T2に、
MOS素子M31〜M34からの電流4IOを端子T3に、
以下同様に各倍率の電流を各端子にそれぞれ取出
すようにする。この例においても、各電流源の電
流IOが素子のばらつき等に影響されないので、正
確な倍率のIO，2IO，4IO…の電流を得ることがで
き、これによつて精度の高い、多ビツトのDAコ
ンバータを実現できる。なおこの図において、上
述のコンデンサC1，C2…はMOS素子のソースゲ
ート間及びチヤンネルゲート間の容量成分で代用
可能なので、図では省略して示す。
あつて、この場合にはIO，2IO，4IO…の倍率の正
確な電流が必要になる。そこで図示のように上述
の構成でそれぞれ電流IOの電流源を形成すると共
に、MOS素子M11からの電流IOを端子T1に、
MOS素子M21，M22から電流2IOを端子T2に、
MOS素子M31〜M34からの電流4IOを端子T3に、
以下同様に各倍率の電流を各端子にそれぞれ取出
すようにする。この例においても、各電流源の電
流IOが素子のばらつき等に影響されないので、正
確な倍率のIO，2IO，4IO…の電流を得ることがで
き、これによつて精度の高い、多ビツトのDAコ
ンバータを実現できる。なおこの図において、上
述のコンデンサC1，C2…はMOS素子のソースゲ
ート間及びチヤンネルゲート間の容量成分で代用
可能なので、図では省略して示す。
また第４図は、上述の回路で電流の供給される
箇所が多くブランキング期間内に全ての電流を形
成することができない場合に適用されるもので、
この例では定電流源１からの電流が動作期間に
MOS素子Ma，Mb…の回路に記憶され、さらに
ブランキング期間に各MOS素子Ma，Mb…から
の電流がそれぞれMOS素子Ma1，Ma2…，Mb1，
Mb2…の回路に記憶される。これによつても全て
のMOS素子Ma1，Ma2…，Mb1，Mb2…からの電
流IOをそれぞれの端子Ta1，Ta2…Tb1，Tb2…に
得ることができる。
箇所が多くブランキング期間内に全ての電流を形
成することができない場合に適用されるもので、
この例では定電流源１からの電流が動作期間に
MOS素子Ma，Mb…の回路に記憶され、さらに
ブランキング期間に各MOS素子Ma，Mb…から
の電流がそれぞれMOS素子Ma1，Ma2…，Mb1，
Mb2…の回路に記憶される。これによつても全て
のMOS素子Ma1，Ma2…，Mb1，Mb2…からの電
流IOをそれぞれの端子Ta1，Ta2…Tb1，Tb2…に
得ることができる。
さらに第５図はブランキング期間に回路網の電
流が０になると問題がある場合に適用されるもの
で、図示のように定電流源１０からの電流IOO（
IO）をカレントミラーのダイオード側を構成する
MOS素子M00に供給すると共に、このカレント
ミラーのトランジスタ側を構成するMOS素子
MO1，MO2…をスイツチSO1，SO2…を介して端子
T1，T2…に接続する。そしてこの回路において
ブランキング期間にスイツチSO1，SO2…をオンさ
せることにより、この期間は電流IOOに相当する
電流を回路網１００の各所に供給することができ
る。
流が０になると問題がある場合に適用されるもの
で、図示のように定電流源１０からの電流IOO（
IO）をカレントミラーのダイオード側を構成する
MOS素子M00に供給すると共に、このカレント
ミラーのトランジスタ側を構成するMOS素子
MO1，MO2…をスイツチSO1，SO2…を介して端子
T1，T2…に接続する。そしてこの回路において
ブランキング期間にスイツチSO1，SO2…をオンさ
せることにより、この期間は電流IOOに相当する
電流を回路網１００の各所に供給することができ
る。
なおさらにこの回路において、定電流源１０及
びMOS素子MOO，MO1…の系においても上述と同
様に容量成分を用いて基準電流を記憶させるよう
にしてもよい。そのような回路は上述の第４図の
回路において端子Ta1とTb1，Ta2とTb2…を互い
に接続し、サフイツクスａの系及びｂの系を交互
に動作させることによつても実現することができ
る。これによればブランキング期間のない回路網
に対しても常に所定の電流を供給することができ
る。
びMOS素子MOO，MO1…の系においても上述と同
様に容量成分を用いて基準電流を記憶させるよう
にしてもよい。そのような回路は上述の第４図の
回路において端子Ta1とTb1，Ta2とTb2…を互い
に接続し、サフイツクスａの系及びｂの系を交互
に動作させることによつても実現することができ
る。これによればブランキング期間のない回路網
に対しても常に所定の電流を供給することができ
る。
この考案によれば、任意の期間に基準電流を能
動素子及び容量成分に記憶し、所望時この記憶さ
れた電流を発生することにより、ばらつきのない
所定の電流を回路網に供給することができるよう
になつた。
動素子及び容量成分に記憶し、所望時この記憶さ
れた電流を発生することにより、ばらつきのない
所定の電流を回路網に供給することができるよう
になつた。
第１図は本考案の一例の構成図、第２図〜第５
図はその説明のための図、第６図は従来の技術の
説明のための図である。 １は基準電流源、１００は回路網、ＭはMOS
素子、Ｓ，Ｗはスイツチ、Ｃはコンデンサであ
る。
図はその説明のための図、第６図は従来の技術の
説明のための図である。 １は基準電流源、１００は回路網、ＭはMOS
素子、Ｓ，Ｗはスイツチ、Ｃはコンデンサであ
る。
Claims (1)
- 【実用新案登録請求の範囲】 基準となる定電流源と、 ゲートと基準電圧端子との間に接続された容量
素子と、ドレインとゲート間に接続された第１の
スイツチング手段とを具えた複数の絶縁ゲート電
界効果トランジスタと、 回路網と、 上記複数の絶縁ゲート電界効果トランジスタの
ドレインが、上記定電流源の一方の端子、または
上記電界効果トランジスタに対応して上記回路網
側に設けられた端子の何かに切り換え可能な第２
のスイツチング手段とからなり、 上記回路網の非動作期間内に上記第２のスイツ
チング手段の１つを上記定電流源側に切り換え、
この上記第２のスイツチング手段の１つが上記定
電流源側に切り換えられている期間内に、上記第
２のスイツチング手段の１つに対応する上記第１
のスイツチング手段の１つを閉じることにより、
上記絶縁ゲート電界効果トランジスタの内対応す
る１つのドレインとソース間に上記基準となる定
電流源からの基準電流を流し、上記容量素子の内
対応する１つを充電することにより、上記複数の
絶縁ゲート電界効果トランジスタの内対応する１
つのゲート電極をバイアスする動作を順次繰り返
すことにより、上記複数の絶縁ゲート電界効果ト
ランジスタのゲートを一定の基準電流が流れる様
に順次バイアスし、 上記の回路網の動作期間には上記第１のスイツ
チング手段は全て開放され、上記第２のスイツチ
ング手段の内少なくとも１つは上記回路網側に設
けられた端子の１つに所定期間接続されることに
より、上記回路網に複数の定電流を供給するよう
にした電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1086186U JPH0542488Y2 (ja) | 1986-01-28 | 1986-01-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1086186U JPH0542488Y2 (ja) | 1986-01-28 | 1986-01-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122488U JPS62122488U (ja) | 1987-08-04 |
| JPH0542488Y2 true JPH0542488Y2 (ja) | 1993-10-26 |
Family
ID=30797551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1086186U Expired - Lifetime JPH0542488Y2 (ja) | 1986-01-28 | 1986-01-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0542488Y2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2004066248A1 (ja) * | 2003-01-17 | 2004-08-05 | Semiconductor Energy Laboratory Co., Ltd. | 電流源回路、信号線駆動回路及びその駆動方法並びに発光装置 |
| CN100416635C (zh) * | 2001-10-30 | 2008-09-03 | 株式会社半导体能源研究所 | 信号线驱动电路、发光装置及其驱动方法 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4967140A (en) * | 1988-09-12 | 1990-10-30 | U.S. Philips Corporation | Current-source arrangement |
| KR20050084509A (ko) * | 1997-04-23 | 2005-08-26 | 사르노프 코포레이션 | 능동 매트릭스 발광 다이오드 화소 구조물 및 이를동작시키는 방법 |
| GB9812742D0 (en) * | 1998-06-12 | 1998-08-12 | Philips Electronics Nv | Active matrix electroluminescent display devices |
| GB9812739D0 (en) * | 1998-06-12 | 1998-08-12 | Koninkl Philips Electronics Nv | Active matrix electroluminescent display devices |
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| JP4193452B2 (ja) * | 2001-08-29 | 2008-12-10 | 日本電気株式会社 | 電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイス |
| CN100382130C (zh) * | 2001-08-29 | 2008-04-16 | 日本电气株式会社 | 用于驱动电流负载器件的半导体器件及提供的电流负载器件 |
| CN102290005B (zh) | 2001-09-21 | 2017-06-20 | 株式会社半导体能源研究所 | 有机发光二极管显示装置的驱动方法 |
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| JP4120326B2 (ja) * | 2002-09-13 | 2008-07-16 | ソニー株式会社 | 電流出力型駆動回路およびディスプレイデバイス |
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| JP4502602B2 (ja) * | 2003-06-20 | 2010-07-14 | 三洋電機株式会社 | 表示装置 |
| JP4502603B2 (ja) * | 2003-06-20 | 2010-07-14 | 三洋電機株式会社 | 表示装置 |
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1986
- 1986-01-28 JP JP1086186U patent/JPH0542488Y2/ja not_active Expired - Lifetime
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Also Published As
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|---|---|
| JPS62122488U (ja) | 1987-08-04 |
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