JPS6369455A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPS6369455A JPS6369455A JP61210237A JP21023786A JPS6369455A JP S6369455 A JPS6369455 A JP S6369455A JP 61210237 A JP61210237 A JP 61210237A JP 21023786 A JP21023786 A JP 21023786A JP S6369455 A JPS6369455 A JP S6369455A
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- 239000003990 capacitor Substances 0.000 claims description 20
- 230000005669 field effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 101150015217 FET4 gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は昇圧回路に関し、特に半導体集積回路によ多構
成される昇圧回路に関する。
成される昇圧回路に関する。
従来、この種の昇圧回路は、−例として、第５図に示す
ような回路構成をとっていた。
ような回路構成をとっていた。
以下、この第５図を用いて従来技術を説明する。
Ｎチャンネル型絶縁ゲート電界効果トランジスタ（以下
、ＮチャンネルＭＯ８ＦＥＴという）１５は、そのドレ
インとゲートを正電源であるＶｃｃに接続され、ソース
は節点Ｎ７に接続される。このためＮチャンネルＭＯ８
ＦＥＴ １５ は、節点Ｎ７の電位が、Ｎチャンネル
ＭＯ８ＦＥＴ１５のしきい値電圧７丁分低い状態となっ
たときに導通状態となシ、所ｇＭＯｓダイオードとして
機能する。
、ＮチャンネルＭＯ８ＦＥＴという）１５は、そのドレ
インとゲートを正電源であるＶｃｃに接続され、ソース
は節点Ｎ７に接続される。このためＮチャンネルＭＯ８
ＦＥＴ １５ は、節点Ｎ７の電位が、Ｎチャンネル
ＭＯ８ＦＥＴ１５のしきい値電圧７丁分低い状態となっ
たときに導通状態となシ、所ｇＭＯｓダイオードとして
機能する。
同様にして、ＮチャンネルＭＯ８ＦＥＴ１６は、そのド
レインとゲートを節点Ｎγに接続され、ソースを節点Ｎ
ａに接続されているので、節点８丁の電位が、節点Ｎｓ
の電位よ、９ＮチャンネルＭＯ８ＦＥＴＩ６のしきい値
電圧７丁分高くなったときに、ＮチャンネルＭＯ８ＦＥ
Ｔ１６は導通状態となる。又、容量１３が節点Ｎ＠と節
点Ｎγとの間に接続され、節点Ｎ６には、最高電位をＶ
ｅｅ。
レインとゲートを節点Ｎγに接続され、ソースを節点Ｎ
ａに接続されているので、節点８丁の電位が、節点Ｎｓ
の電位よ、９ＮチャンネルＭＯ８ＦＥＴＩ６のしきい値
電圧７丁分高くなったときに、ＮチャンネルＭＯ８ＦＥ
Ｔ１６は導通状態となる。又、容量１３が節点Ｎ＠と節
点Ｎγとの間に接続され、節点Ｎ６には、最高電位をＶ
ｅｅ。
最低電位を零電位（接地）とするクロック信号φが供給
される。容ｆ１４は出力節点Ｎ８に接続される負荷容量
である。
される。容ｆ１４は出力節点Ｎ８に接続される負荷容量
である。
次に、第６図及び第７図に示す各節点の波形を参照して
、第５図の従来回路の動作を説明する。
、第５図の従来回路の動作を説明する。
第６図は、クロック信号φを供給しはじめて、初期の遷
移状態における各節点のレベル波形でるる。
移状態における各節点のレベル波形でるる。
期間Ｔｌにおいてクロック信号φは接地電位となってお
シ、且つ、節点Ｎγは、この時、Ｖｃｃ −７丁よシ低
い電位となっているため、ＮチャンネルＭＯ８ＦＥＴ１
５は導通状態となり、電源Ｖｅｅよシミ荷が供給されて
節点Ｎｙｉチャージ・アップする。この動作は、節点Ｎ
γがＶｅｅ −ＶＴ の電位に到達してＮチャンネルＭ
Ｏ８ＦＥＴ １５が非導通状態となるまで、又は、期
間Ｔ１が終了するまで続く。この期間ＴＸにおいては、
節点Ｎｓが節点Ｎ７ よ＃）７７分低い電位とならない
限シ、ＮチャンネルＭＯ８ＦＥＴ１６は非導通状態とな
っている。
シ、且つ、節点Ｎγは、この時、Ｖｃｃ −７丁よシ低
い電位となっているため、ＮチャンネルＭＯ８ＦＥＴ１
５は導通状態となり、電源Ｖｅｅよシミ荷が供給されて
節点Ｎｙｉチャージ・アップする。この動作は、節点Ｎ
γがＶｅｅ −ＶＴ の電位に到達してＮチャンネルＭ
Ｏ８ＦＥＴ １５が非導通状態となるまで、又は、期
間Ｔ１が終了するまで続く。この期間ＴＸにおいては、
節点Ｎｓが節点Ｎ７ よ＃）７７分低い電位とならない
限シ、ＮチャンネルＭＯ８ＦＥＴ１６は非導通状態とな
っている。
期間Ｔ１が終了して続く期間’ｆｚでは、クロック信号
φが接地電位からＶｅｅ電位へと変化する。
φが接地電位からＶｅｅ電位へと変化する。
従って節点Ｎ１は容量１３によシ高電位に押し上げられ
る。このとき、節点Ｎ７がＶＣＣ−７丁よシ高くなると
、ＮチャンネルＭＯ８ＦＥＴｌ５は非導通状態となシ、
節点Ｎ７の電荷がＶＣＣ側に流れることはない。ここで
電位を押し上げられる前の節点８丁の電位をＶｏ とし
、押し上げられた直後の電位をＶｌ とし、節点Ｎ７に
おける寄生容量をＣｄ、 容量１３および１４を、そ
れぞれＣ４およびＣｓ とすると、電位Ｖ１は次式のよ
うに表わされる（但し、この時には、ＮチャンネルＭＯ
８ＦＥＴ１６は非導通状態にあるものと仮定）。
る。このとき、節点Ｎ７がＶＣＣ−７丁よシ高くなると
、ＮチャンネルＭＯ８ＦＥＴｌ５は非導通状態となシ、
節点Ｎ７の電荷がＶＣＣ側に流れることはない。ここで
電位を押し上げられる前の節点８丁の電位をＶｏ とし
、押し上げられた直後の電位をＶｌ とし、節点Ｎ７に
おける寄生容量をＣｄ、 容量１３および１４を、そ
れぞれＣ４およびＣｓ とすると、電位Ｖ１は次式のよ
うに表わされる（但し、この時には、ＮチャンネルＭＯ
８ＦＥＴ１６は非導通状態にあるものと仮定）。
ここで、Ｃ４）Ｃｄとすれば
Ｖｌ中Ｖｃｃ＋Ｖ。
又、節点Ｎ７が充分にチャージ−アップされているとす
れば、 Ｖｏ＝Ｖｃｅ −Ｖｔ 、 Ｖｌ＝２ Ｖｃ ｃ−
ＶＴこのよりに電位を押し上げられて節点Ｎ７が高い電
位となシ、節点Ｎｓの電位よｐＶｒ分高くなると、いわ
ゆるＭＯＳダイオードとして機能するＮチャンネルＭＯ
８ＦＥＴ１６は導通状態となシ、節点Ｎｔの電荷を節点
Ｎ＄へと転送させることによシ、節点Ｎ５Ｉｌ′ｉ、そ
の前の期間Ｔ１のときよシも高い電位にアップされる。
れば、 Ｖｏ＝Ｖｃｅ −Ｖｔ 、 Ｖｌ＝２ Ｖｃ ｃ−
ＶＴこのよりに電位を押し上げられて節点Ｎ７が高い電
位となシ、節点Ｎｓの電位よｐＶｒ分高くなると、いわ
ゆるＭＯＳダイオードとして機能するＮチャンネルＭＯ
８ＦＥＴ１６は導通状態となシ、節点Ｎｔの電荷を節点
Ｎ＄へと転送させることによシ、節点Ｎ５Ｉｌ′ｉ、そ
の前の期間Ｔ１のときよシも高い電位にアップされる。
この電荷の転送は、節点８丁の電位が節点Ｎｌの電位と
ＶＴ 、！：を足した電位よシも低くなり、Ｎチャンネ
ルＭＯ８ＦＥＴ１６が非導通状態となるまで、又は、期
間１゛２が終了するまで続く。なお、クロック信号φは
周期信号でおるため、前述した期間Ｔ１と期間Ｔ２が交
互に繰り返される状態で上述の動作が継続される。
ＶＴ 、！：を足した電位よシも低くなり、Ｎチャンネ
ルＭＯ８ＦＥＴ１６が非導通状態となるまで、又は、期
間１゛２が終了するまで続く。なお、クロック信号φは
周期信号でおるため、前述した期間Ｔ１と期間Ｔ２が交
互に繰り返される状態で上述の動作が継続される。
第７図は、クロック信号φが供給されて充分に時間が過
ぎ、且つ、出力側の節点Ｎ８に対する定常的負荷電流が
非常に小さな場合で、安定状態に到達しているときの各
節点におけるレベル波形を示している。期間Ｔ１では、
節点８丁は、Ｖｅｃ −ＶＴまでチャージ・アップされ
、期間Ｔ２において電位が押し上げられて２ＶＣＣ−Ｖ
Ｔとなる。このため、ＮチャンネルＭＯ８ＦＥＴＩ６を
介して電荷が転送される節点Ｎｓの電位は、先の節点Ｎ
ｓの電位のＶＴ分低い電位に達すると、ＮチャンネルＭ
Ｏ８ＦＥＴ１６は非導通状態となる。従って、節点Ｎ
ｓ Ｋ ；ｈられれる最高電位は２ＶＣＣ−２ＶＴとな
る。
ぎ、且つ、出力側の節点Ｎ８に対する定常的負荷電流が
非常に小さな場合で、安定状態に到達しているときの各
節点におけるレベル波形を示している。期間Ｔ１では、
節点８丁は、Ｖｅｃ −ＶＴまでチャージ・アップされ
、期間Ｔ２において電位が押し上げられて２ＶＣＣ−Ｖ
Ｔとなる。このため、ＮチャンネルＭＯ８ＦＥＴＩ６を
介して電荷が転送される節点Ｎｓの電位は、先の節点Ｎ
ｓの電位のＶＴ分低い電位に達すると、ＮチャンネルＭ
Ｏ８ＦＥＴ１６は非導通状態となる。従って、節点Ｎ
ｓ Ｋ ；ｈられれる最高電位は２ＶＣＣ−２ＶＴとな
る。
上述した従来の昇圧回路は、定常的な負荷電流が小さい
場合でも、出力として得られる最高電位は２ＶＣＣ−２
ＶＴでおる。従って、Ｖｃｃがほぼ２倍のＶＴと同じ値
となるような低い電圧である場合には、昇圧して出力さ
れる電圧が１１ ｔＸ Ｖｃ ｃと同じレベルになって
しまい、昇圧効果が全く得られないという欠点がめる。
場合でも、出力として得られる最高電位は２ＶＣＣ−２
ＶＴでおる。従って、Ｖｃｃがほぼ２倍のＶＴと同じ値
となるような低い電圧である場合には、昇圧して出力さ
れる電圧が１１ ｔＸ Ｖｃ ｃと同じレベルになって
しまい、昇圧効果が全く得られないという欠点がめる。
本発明の昇圧回路は、所定の容量の両端を、それぞれ低
電位である第１の電位と高電位である第２の電位として
電荷を蓄え、前記容量の第１の電位の側の端子をより一
層高電位とすることにより、前記容量の第２の電位の側
の端子を更に高電位とし、所定のスイッチ手段を介して
前記容量に蓄えられている電荷を転送して昇圧を行う昇
圧回路において、前記容量として、それぞれの一方の端
子に対応する節点Ｎ１及びＮ２に相互に逆位相の信号入
力を付与される少くとも第１および第２の二つの容量と
、ソースが前記第１の容量のもう一方の端子に対応する
節点ＮｓＫ接続されて、ドレインが所定の第１ＣＩ電源
に接続されるとともに、ゲートが前記第２の容量のもう
一方の端子に対応する節点Ｎ４に接続される第１の絶縁
ゲート型電界効果ト２ンジスタと、前記第１の容量に対
応する節点Ｎ８と所定の昇圧電圧を出力する出力節点Ｎ
ｓとの間に接続されて両節点間のスイッチ作用を行５第
１のスイッチ手段と、を備えて構成される。
電位である第１の電位と高電位である第２の電位として
電荷を蓄え、前記容量の第１の電位の側の端子をより一
層高電位とすることにより、前記容量の第２の電位の側
の端子を更に高電位とし、所定のスイッチ手段を介して
前記容量に蓄えられている電荷を転送して昇圧を行う昇
圧回路において、前記容量として、それぞれの一方の端
子に対応する節点Ｎ１及びＮ２に相互に逆位相の信号入
力を付与される少くとも第１および第２の二つの容量と
、ソースが前記第１の容量のもう一方の端子に対応する
節点ＮｓＫ接続されて、ドレインが所定の第１ＣＩ電源
に接続されるとともに、ゲートが前記第２の容量のもう
一方の端子に対応する節点Ｎ４に接続される第１の絶縁
ゲート型電界効果ト２ンジスタと、前記第１の容量に対
応する節点Ｎ８と所定の昇圧電圧を出力する出力節点Ｎ
ｓとの間に接続されて両節点間のスイッチ作用を行５第
１のスイッチ手段と、を備えて構成される。
次に本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例の回路図である。容量
１及び２は、それぞれ節点Ｎｌ、Ｎｚ、およびＮｓ、Ｎ
ａに接続され、節点Ｎｔ、Ｎｉには、相互に逆位相信号
であるり四ツク信号φ、φが供給される。又Ｎチャンネ
ルＭＯ８ＦＥＴ４は、そのドレインを電＠Ｖｃｃに接続
され、ゲートは、前述の節点Ｎ４に接続され、ソースは
節点Ｎｔに接続されている。Ｎチ咋ンネルｒｒｉＯ５Ｆ
ＥＴ５は、そのドレインとゲートｔ−ｒｔ９Ｖｃｃに接
続され、そのソースは節点Ｎ３に接続される。Ｎチャン
ネルＭＯ８ＦＥＴ６は、そのドレインとゲートを節点Ｎ
２に接続され、そのソースは出力節点ＮＭに接続されて
いる。ここで、ＮチャンネルＭＯ８ＦＥＴ５ および６
は、従来例でも説明したように、いわゆるＭＯＳダイオ
ードとして機能している。なお互いに逆位相関係に６る
クロック信号φおよびφは、相互に重なシのない信号で
オシ、その交差点電位は接地電位であるものとする。
１及び２は、それぞれ節点Ｎｌ、Ｎｚ、およびＮｓ、Ｎ
ａに接続され、節点Ｎｔ、Ｎｉには、相互に逆位相信号
であるり四ツク信号φ、φが供給される。又Ｎチャンネ
ルＭＯ８ＦＥＴ４は、そのドレインを電＠Ｖｃｃに接続
され、ゲートは、前述の節点Ｎ４に接続され、ソースは
節点Ｎｔに接続されている。Ｎチ咋ンネルｒｒｉＯ５Ｆ
ＥＴ５は、そのドレインとゲートｔ−ｒｔ９Ｖｃｃに接
続され、そのソースは節点Ｎ３に接続される。Ｎチャン
ネルＭＯ８ＦＥＴ６は、そのドレインとゲートを節点Ｎ
２に接続され、そのソースは出力節点ＮＭに接続されて
いる。ここで、ＮチャンネルＭＯ８ＦＥＴ５ および６
は、従来例でも説明したように、いわゆるＭＯＳダイオ
ードとして機能している。なお互いに逆位相関係に６る
クロック信号φおよびφは、相互に重なシのない信号で
オシ、その交差点電位は接地電位であるものとする。
第２図は、前記第１の実施例における各部のレベル波形
を示したものでラシ、以下、このレベル波形を参照して
動作を説明する。第２図において、期間ＴＩ において
は、クロック信号φは接地電位となっておシ、逆位相の
クロック信号φは電源Ｖｃ ｃの電位となっている。こ
の場合、この期間ＴｌＯ前の期間においては、クロック
信号φが接地電位であシ、このときＫは、節点Ｎ４は、
ＮチャンネルＭＯ８ＦＥＴ５のＭＯＳダイオードとして
の作用によｌ、Ｖｃｃ−Ｖ丁までチャージ・アップされ
ているものとする。従って、その後に続く期間ＴＩにお
いては、前述したように、φはＶｃｃｔ位となるので、
節点Ｎ４ は容量２によシミ位を押し上げられる。節点
Ｎ４における寄生容量をＣｋとし、容量２ ＝１ｒ Ｃ
ｚで表わすと、Ｃｋが容量Ｃ２に比して充分小さいなら
ば、押し上げられる節点Ｎ４の電位は２ＶＣＣ−■ｒと
なシ、節点Ｎ２の電位にかかわらずＮチャンネルＭＯ８
ＦＥＴ４は導通状態となる。従って、節点Ｎ２はＶｃｃ
電位までチャージ・アップされることが可能であり、且
つ、そのチャージ・アップの速さも、押し上げられる節
点Ｎ４の電位が高ければ、ＮチャンネルＭＯ８ＦＥＴ４
の動作抵抗が小さくなるので速くなる。又、この期間Ｔ
Ｉにおいては、節点Ｎｓの電位が節点Ｎ３の電位よ［Ｖ
ｔ分低くならない限シ、ＮチャンネルＭＯ８ＦＥＴ６
は非導通状態にある。
を示したものでラシ、以下、このレベル波形を参照して
動作を説明する。第２図において、期間ＴＩ において
は、クロック信号φは接地電位となっておシ、逆位相の
クロック信号φは電源Ｖｃ ｃの電位となっている。こ
の場合、この期間ＴｌＯ前の期間においては、クロック
信号φが接地電位であシ、このときＫは、節点Ｎ４は、
ＮチャンネルＭＯ８ＦＥＴ５のＭＯＳダイオードとして
の作用によｌ、Ｖｃｃ−Ｖ丁までチャージ・アップされ
ているものとする。従って、その後に続く期間ＴＩにお
いては、前述したように、φはＶｃｃｔ位となるので、
節点Ｎ４ は容量２によシミ位を押し上げられる。節点
Ｎ４における寄生容量をＣｋとし、容量２ ＝１ｒ Ｃ
ｚで表わすと、Ｃｋが容量Ｃ２に比して充分小さいなら
ば、押し上げられる節点Ｎ４の電位は２ＶＣＣ−■ｒと
なシ、節点Ｎ２の電位にかかわらずＮチャンネルＭＯ８
ＦＥＴ４は導通状態となる。従って、節点Ｎ２はＶｃｃ
電位までチャージ・アップされることが可能であり、且
つ、そのチャージ・アップの速さも、押し上げられる節
点Ｎ４の電位が高ければ、ＮチャンネルＭＯ８ＦＥＴ４
の動作抵抗が小さくなるので速くなる。又、この期間Ｔ
Ｉにおいては、節点Ｎｓの電位が節点Ｎ３の電位よ［Ｖ
ｔ分低くならない限シ、ＮチャンネルＭＯ８ＦＥＴ６
は非導通状態にある。
次に期間Ｔｓ Ｋなると、クロック信号φはＶｃｃ電位
となシ、逆にクロック信号φは接地電位となる。従って
節点Ｎ４の電位は元のレベルに戻シ、最高でもＶｃｃ−
Ｖ丁となシ、先のＴ１期間中に節度ＮｓがＶｃｃ電位ま
でチャージ・アップされているので、ＮチャンネルＭＯ
８ＦＥＴ ４は非導通状態となシ、節点Ｎ２の電位が押
し上げられても、Ｖｃｃ側へ電荷が流れることはない。
となシ、逆にクロック信号φは接地電位となる。従って
節点Ｎ４の電位は元のレベルに戻シ、最高でもＶｃｃ−
Ｖ丁となシ、先のＴ１期間中に節度ＮｓがＶｃｃ電位ま
でチャージ・アップされているので、ＮチャンネルＭＯ
８ＦＥＴ ４は非導通状態となシ、節点Ｎ２の電位が押
し上げられても、Ｖｃｃ側へ電荷が流れることはない。
クロック信号φがＶｃｃｔ位となシ、容量２によって節
点Ｎ２の電位は押し上げられるが、従来例と同様に寄生
容量が少なければ、節点Ｎｚにおける電位は最高で２Ｖ
ｃｃとなる。このとき、ＮチャンネルＭＯ８Ｆ Ｅ Ｔ
６ ｕ、節点ＮＩ ＣｉＭＬ位ｉ１２ Ｖｃｅ−Ｖｔ
ヨ？）低ければ導通状態となシ、電荷を節点Ｎ２か
ら節点Ｎ５に転送する。第２図は、出力における定常的
負荷電流が充分小さく、安定した動作状態に到達した段
階における各節点のレベル波形である。
点Ｎ２の電位は押し上げられるが、従来例と同様に寄生
容量が少なければ、節点Ｎｚにおける電位は最高で２Ｖ
ｃｃとなる。このとき、ＮチャンネルＭＯ８Ｆ Ｅ Ｔ
６ ｕ、節点ＮＩ ＣｉＭＬ位ｉ１２ Ｖｃｅ−Ｖｔ
ヨ？）低ければ導通状態となシ、電荷を節点Ｎ２か
ら節点Ｎ５に転送する。第２図は、出力における定常的
負荷電流が充分小さく、安定した動作状態に到達した段
階における各節点のレベル波形である。
このような状態では、出力側の節点Ｎｓは衆高２ Ｖｃ
ｅ −Ｖ丁の電位までチャージ・アップされる。
ｅ −Ｖ丁の電位までチャージ・アップされる。
次に、本発明の第２の実施例について説明する。
ｇ３図は、前記第２の実施例の回路図である。
本実施例と前述の第１の実施例との相異点は、本実施例
には、ＮチャンネルＭＯ８ＦＥＴ １１ のゲート接
続と、ＭＯＳダイオードとして作用するＮチャンネルＭ
Ｏ８ＦＥＴ１３ の追加である。ＮチャンネルＭＯ８
ＦＥＴＩＩは、第１図に示す第１の実施例の場合と同様
に１ ドレインはＶｃ ｅに接続されソースは節点Ｎ４
に接続されているが、そのゲートは節点Ｎ２に接続され
る。又、ＮチャンネルＭＯ８ＦＥＴ１３が、Ｎチャンネ
ルＭＯ８Ｆ’ＥＴ１２と同様に節点Ｎ４にドレインとゲ
ートとが接続され、そのソースは出力側の節点Ｎ５に接
続されている。第３図に示す昇圧回路は対称形を為して
おシ、期間Ｔ１およびＴｚにおいて、それぞれの対称と
なる節点間における動作状態、従ってレベル状態が入れ
代わるように動作する。この期間Ｉｌｌ 。
には、ＮチャンネルＭＯ８ＦＥＴ １１ のゲート接
続と、ＭＯＳダイオードとして作用するＮチャンネルＭ
Ｏ８ＦＥＴ１３ の追加である。ＮチャンネルＭＯ８
ＦＥＴＩＩは、第１図に示す第１の実施例の場合と同様
に１ ドレインはＶｃ ｅに接続されソースは節点Ｎ４
に接続されているが、そのゲートは節点Ｎ２に接続され
る。又、ＮチャンネルＭＯ８ＦＥＴ１３が、Ｎチャンネ
ルＭＯ８Ｆ’ＥＴ１２と同様に節点Ｎ４にドレインとゲ
ートとが接続され、そのソースは出力側の節点Ｎ５に接
続されている。第３図に示す昇圧回路は対称形を為して
おシ、期間Ｔ１およびＴｚにおいて、それぞれの対称と
なる節点間における動作状態、従ってレベル状態が入れ
代わるように動作する。この期間Ｉｌｌ 。
およびＴｚ Ｋ対応する動作は、基本的には前述の第１
の実施例において説明したとおシでラシ、相異点として
は、第１図に示す第１の実施例においいては、出力側の
節点Ｎｓに電荷が転送される期間がＴｚの期間のである
のみに対し、第３図に示す第２の実施例においては、期
間Ｔ１およびＴ２の雨期間とも、ＭＯＳダイオードとし
て作用するＮチャンネルＭＯ８ＦＥＴ１３および１２を
介して電荷が出力側の節点Ｎｓに転送されることである
。
の実施例において説明したとおシでラシ、相異点として
は、第１図に示す第１の実施例においいては、出力側の
節点Ｎｓに電荷が転送される期間がＴｚの期間のである
のみに対し、第３図に示す第２の実施例においては、期
間Ｔ１およびＴ２の雨期間とも、ＭＯＳダイオードとし
て作用するＮチャンネルＭＯ８ＦＥＴ１３および１２を
介して電荷が出力側の節点Ｎｓに転送されることである
。
このため、電荷の転送期間が第１の実施例の場合に比し
て２倍となるために、より大きい負荷電流に対応するこ
とが可能となシ、節点Ｎｓにおける電位変動も低減され
る。
て２倍となるために、より大きい負荷電流に対応するこ
とが可能となシ、節点Ｎｓにおける電位変動も低減され
る。
なお、上記の説明においては、正電源（Ｖｅｃ）とＮチ
ャンネルＭＯ８ＦＥＴを用いた実施例について説明を行
っているが、負電源（−Ｖｃｃ）とＰチャンネルＭＯ８
ＦＥＴ を用いることによシ、前記負電源（−Ｖｃ
ｃ ）よりも負の側において昇圧電圧を発生させること
が可能であることは言うまでもない。
ャンネルＭＯ８ＦＥＴを用いた実施例について説明を行
っているが、負電源（−Ｖｃｃ）とＰチャンネルＭＯ８
ＦＥＴ を用いることによシ、前記負電源（−Ｖｃ
ｃ ）よりも負の側において昇圧電圧を発生させること
が可能であることは言うまでもない。
以上説明したように、本発明は、昇圧回路の電位押し上
げ容量のチャージ・アップ時に、チャージ、アップ用Ｍ
Ｏ８ＦＥＴｏゲー） ｆ Ｖｃｃ −４−ＶＴ以上にす
ることによｐＶｃｃの電位までチャージ・アップするこ
とを可能とし、押し上げた電位を２Ｖｃｃとして、出力
節点に２Ｖｃｅ −ｖτ という高電位の出力を得るこ
とができるという効果がおる。
げ容量のチャージ・アップ時に、チャージ、アップ用Ｍ
Ｏ８ＦＥＴｏゲー） ｆ Ｖｃｃ −４−ＶＴ以上にす
ることによｐＶｃｃの電位までチャージ・アップするこ
とを可能とし、押し上げた電位を２Ｖｃｃとして、出力
節点に２Ｖｃｅ −ｖτ という高電位の出力を得るこ
とができるという効果がおる。
第１図は本発明の第１の実施例の回路図、第２図は前記
第１の実施例における各節点のレベル波形図、第３図は
本発明の第２の実施例の回路図、第４図は前記第２の実
施例における各節点のレベル波形図、第５図は従来の昇
圧回路の回路図、第６図および第７図は、前記従来の昇
圧回路における各節点のレベル波形図である。 図において、１〜３．７〜９，１３〜１４・・・・・・
容量、４〜６．ｌＯ〜１２．１５〜１６・・・・・・Ｎ
チャンネルＭＯ８ＦＥＴ。 ＼＼−一 ７〜３− 容量 ＜１’〜ｌ −−−ＮｆｒＪ：ｒｌｙ ＮθδＦｌｆＴ
筋１図 Ｎど ７〜クー−一容量 ／ρ〜／２−−− Ｎチャ序ルＵθδｆＥｒｙｆ５３
図 ７２→←Ｔ、→←ｈ４々 箭４図 ｃｃ ／３へ７４−ｍ−容量 ／ご〜Ａイ −−Ｎｆヤ享ノ°し ／１１／θδＰＥ
Ｔ！５夕図 箭乙図 Ｔｚ−＊−Ｔｔ−＋←７２−緩Ｔ。 箔 ７ 図
第１の実施例における各節点のレベル波形図、第３図は
本発明の第２の実施例の回路図、第４図は前記第２の実
施例における各節点のレベル波形図、第５図は従来の昇
圧回路の回路図、第６図および第７図は、前記従来の昇
圧回路における各節点のレベル波形図である。 図において、１〜３．７〜９，１３〜１４・・・・・・
容量、４〜６．ｌＯ〜１２．１５〜１６・・・・・・Ｎ
チャンネルＭＯ８ＦＥＴ。 ＼＼−一 ７〜３− 容量 ＜１’〜ｌ −−−ＮｆｒＪ：ｒｌｙ ＮθδＦｌｆＴ
筋１図 Ｎど ７〜クー−一容量 ／ρ〜／２−−− Ｎチャ序ルＵθδｆＥｒｙｆ５３
図 ７２→←Ｔ、→←ｈ４々 箭４図 ｃｃ ／３へ７４−ｍ−容量 ／ご〜Ａイ −−Ｎｆヤ享ノ°し ／１１／θδＰＥ
Ｔ！５夕図 箭乙図 Ｔｚ−＊−Ｔｔ−＋←７２−緩Ｔ。 箔 ７ 図
Claims (1)
- 所定の容量の両端を、それぞれ低電位である第１の電位
と高電位である第２の電位として電荷を蓄え、前記容量
の第１の電位の側の端子をより一層高電位とすることに
より、前記容量の第２の電位の側の端子を更に高電位と
し、所定のスイッチ手段を介して前記容量に蓄えられて
いる電荷を転送して昇圧を行う昇圧回路において、前記
容量として、それぞれの一方の端子に対応する節点Ｎ＿
１及びＮ＿２に相互に逆位相の信号入力を付与される少
くとも第１および第２の二つの容量と、ソースが前記第
１の容量のもう一方の端子に対応する節点Ｎ＿２に接続
されて、ドレインが所定の第１の電源に接続されるとと
もに、ゲートが前記第２の容量のもう一方の端子に対応
する節点Ｎ＿４に接続される第１の絶縁ゲート型電界効
果トランジスタと、前記第１の容量に対応する節点Ｎ＿
２と所定の昇圧電圧を出力する出力節点Ｎ＿５との間に
接続されて両節点間のスイッチ作用を行う第１のスイッ
チ手段と、を備えることを特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210237A JPS6369455A (ja) | 1986-09-05 | 1986-09-05 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210237A JPS6369455A (ja) | 1986-09-05 | 1986-09-05 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6369455A true JPS6369455A (ja) | 1988-03-29 |
Family
ID=16586052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210237A Pending JPS6369455A (ja) | 1986-09-05 | 1986-09-05 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6369455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996008070A1 (fr) * | 1994-09-06 | 1996-03-14 | Oki Electric Industry Co., Ltd. | Circuit de preamplification |
| US6933765B2 (en) | 2000-01-27 | 2005-08-23 | Renesas Technology Corporation | Semiconductor device |
-
1986
- 1986-09-05 JP JP61210237A patent/JPS6369455A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1996008070A1 (fr) * | 1994-09-06 | 1996-03-14 | Oki Electric Industry Co., Ltd. | Circuit de preamplification |
| EP0727869A1 (en) * | 1994-09-06 | 1996-08-21 | Oki Electric Industry Company, Limited | Booster |
| US5877650A (en) * | 1994-09-06 | 1999-03-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| EP0727869A4 (en) * | 1994-09-06 | 1999-12-08 | Oki Electric Ind Co Ltd | PREAMPLIFICATION CIRCUIT |
| US6225853B1 (en) | 1994-09-06 | 2001-05-01 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6297690B1 (en) | 1994-09-06 | 2001-10-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6933765B2 (en) | 2000-01-27 | 2005-08-23 | Renesas Technology Corporation | Semiconductor device |
| US7106123B2 (en) | 2000-01-27 | 2006-09-12 | Renesas Technology Corporation | Semiconductor device with level converter having signal-level shifting block and signal-level determination block |
| US7199639B2 (en) | 2000-01-27 | 2007-04-03 | Renesas Technology Corp. | Semiconductor device with level converter having signal-level shifting block and signal-level determination block |
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