JPH0428226Y2 - - Google Patents

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JPH0428226Y2
JPH0428226Y2 JP1988021272U JP2127288U JPH0428226Y2 JP H0428226 Y2 JPH0428226 Y2 JP H0428226Y2 JP 1988021272 U JP1988021272 U JP 1988021272U JP 2127288 U JP2127288 U JP 2127288U JP H0428226 Y2 JPH0428226 Y2 JP H0428226Y2
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capacitor
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H03K5/023—Shaping pulses by amplifying using field effect transistors

Description

【考案の詳細な説明】 技術分野 本考案は半導体装置の分野、特に電圧変換のた
めのMOS（金属−酸化物−半導体）回路に関す
る。
背景技術 MOSメモリーや論理回路のようなMOS技術に
おける電気回路の多くの実際的応用において、与
えられた外部電圧を倍増（multiple）したり、増
大（boost）したりすることが望ましいことがあ
る。従来技術においては、このような電圧増倍
は、“Jacobs Ladders”（例えば、John
Markus，Electronic Circuits Manual p.139：
“DC Voltage Converter”を参照）や、コンデ
ンサが並列と直列に交互に切替わり並列接続フエ
ーズにおいて各コンデンサに外部電圧が与えられ
る回路（例えば、L.M.Braslavskii他、“Means
of Transformerless Voltage Conversion and
Construction of Transformerless Secondary
Power Sources”，Instruments and
Experimental Techniques，Vol.20，No.４，
pp.1132−1140，at pp.1138−1139を参照）のよ
うな形態をとつている。しかし、このような従来
技術の方法では、回路で使用される種々のMOS
ダイオードの望ましくないスレシヨルド電圧降下
の影響があり、これによつて電圧増大の量が小さ
くなる、または逆に言えば、与えられた所望の電
圧出力を生ずるためのコンデンサの必要数が望ま
しくない程増加し、従つて望ましくない電力損失
を生ずるばかりか必要なチツプの面積も増加す
る。従つて、従来技術のこの望ましくない特徴を
防止するMOS技術における電圧増倍回路が望ま
れる。
考案の要約 本考案に従えば、電圧変換回路の段（第１図）
はコンデンサC1を含み、該コンデンサは１対の
MOSトランジスタスイツチM3，M5のソース・
ドレイン路を通して別々の第１および第２の電圧
源端子（接地とV1）とに接続されていて、該第
１および第２の電圧源端子（接地とV1）に交互
に電気的に断続されるようになつている。該コン
デンサの一方の端子はまた直列接続されたMOS
トランジスタM1のソース・ドレイン路を通して
第３の電圧源端子V2に接続されており、該直列
接続されたトランジスタM1のゲート電極が他の
MOSトランジスタM4に接続されていて該直列接
続されたトランジスタM1は交互にオン、オフさ
れるようになつている。該電圧変換回路段はさら
に該コンデンサC1の他方の端子から負荷M2を通
して該直列接続されたMOSトランジスタM1のゲ
ートの戻るフイードバツク・ループを含むことを
特徴としている。この負荷M2は、好ましくは
MOSトランジスタのソース・ドレイン路によつ
て形成されており、そのゲート電極はMOSトラ
ンジスタスイツチM6のソース・ドレイン路を通
して電圧源端子と第２の小さなコンデンサC2の
一方の端子に接続されており、コンデンサC2の
他方の端子は直列接続されたトランジスタM1の
ゲート電極に接続されている。半導体ウエハーの
面積の大部分を消費するのはコンデンサC1であ
るから、本考案の追加の素子によつてついやされ
る余分の面積は、特に本考案の多段の実施例（第
３図）においてはそのより高い出力電圧によつて
補償されてなお余りがある。
詳細な説明 MOS技術による電圧変換回路段１０は次のよ
うに構成されている（第１図）。
入力端子１１は第１の比較的大きいMOSコン
デンサC1と直列に接続された第１のMOSトラン
ジスタM1のドレイン・ソース路を通して出力端
子１３に接続されている。フイード・バツクルー
プは出力端子１３と第１のMOSトランジスタM1
のゲート電極の間に接続されたフイードバツク用
の第２のMOSトランジスタM2のドレイン・ソー
ス路を含んでいる。第２のMOSトランジスタM2
のゲート電極端子１５は比較的小さいフイードバ
ツク・コンデンサC2を通してそのソース端子１
４に接続されている。補助のMOSスイツチン
グ・トランジスタM3，M4，M5およびM6は周期
的クロツクパルス入力系列φ（M3とM4）および
Φ（M5とM6）によつて制御される。これらの系
列φとΦは、その電圧レベルがこれらの補助スイ
ツチング・トランジスタM3，M4，M5及びM6を
同時にオン、オフするのに適切な電圧レベルを持
つことを除いて同じである。トランジスタM1−
M6のすべては、典型的には、エンハンスメント
型のＮ−MOSである。このようにして、これら
の補助スイツチング・トランジスタは周期的に、
交互に両方のコンデンサC1，C2を接地に対して
典型的には約＋５ボルト（Ｎ−MOS）の充電電
圧V1に対して接続し、切断する。この結果とし
て、これらのコンデンサが充電電圧V1から切断
されたときには、直列接続されたトランジスタ
M1はフイードバツク・トランジスタM2を通して
そのゲート電極に供給されたフイードバツク電圧
のためにオンとなる。このようにして、M1は入
力電圧V2を第１のコンデンサC1の一方の端子１
２に与え、出力端子１３における電圧を入力電圧
プラス充電電圧（V2＋V1）に上げる。Ｎ−MOS
技術ではV2は正である。
出力電圧（V2＋V1）は同様に構成された第２
の電圧変換回路段の入力電圧として（V2の代り
に）使用することができ、これによつてこの第２
段の出力は（V2＋2V1）となり、以下同様にし
て、必要な数の段を設けることができる。さらに
第２図に示すように、全体の回路２０を典型的に
は−５ボルト（バツク−ゲートバイアス）のV3
にバイアスした単一のサブストレート上に集積化
することもできる。
動作に当つては、クロツク位相系列φとΦが、
補助MOSトランジスタM3，M4，M5，M6を交互
にオン、オフする。これによつて端子１２および
１４は交互にそれぞれ接地電圧に接続、切断さ
れ、一方端子１３および１５はこれによつてＮ−
MOS技術では典型的には約＋５ボルトの（半導
体のサブストレートバイアスは−５ボルトであ
る）の充電電圧に接続、切断される。φがトラン
ジスタM3，M4，M5およびM6をオンとした“充
電”フエーズの間は、直列トランジスタM1のゲ
ート電極とドレイン端子は共に接続されているの
で、トランジスタM1はオフであり、端子１１の
電圧V2は決して負になることはない。
従つて、充電フエーズの間は、コンデンサC1
は入力端子１１から切断されている。コンデンサ
C1およびC2の各々はそのソースがドレインに接
続され、そのゲート電極が充電フエーズの間V1
に接続されるMOSトランジスタから構成するの
が有利である。また、この充電フエーズの間はフ
イードバツクトランジスタM2のゲート電極とド
レインの両方の電圧はV1に等しく、一方このト
ランジスタのソースの電圧は接地電圧であり、そ
してトランジスタM2はオンになつているがその
ソース・ドレイン路（チヤネル）の両端での電圧
V1を維持している。従つてコンデンサC1とC2は
夫々V1−M5−C1−M3−接地のルートとV1−M6
−C2−M4−接地のルートで充電フエーズの間に
電圧V1まで充電される。
充電フエーズの終了の直後に、補助トランジス
タM3，M4，M5およびM6はすべてオフとなり、
これによつて端子１２および１４を接地から切り
離し、端子１３および１５をV1から切り離す。
さらにこのとき、フイードバツク用コンデンサ
C2のゲート電極における正の電荷は今浮動状態
にある端子１５を電圧V1に保つのに未だ充分で
あるし、一方大きなコンデンサC1のゲート電極
における正の電荷は電圧V1にある浮動状態の端
子１３の電圧を保つのに充分である。従つて、フ
イードバツクトランジスタM2はオン状態のまま
で、その端子１４は接地電位にある。この結果と
して正の電荷はM2を通して端子１４に流れ、こ
れによつてこの端子１４の電圧を上昇する。従つ
て充電フエーズの終つた後短い時間が経過した直
後に、端子１４の電圧は直列接続されたトランジ
スタM1のスレシヨルド電圧まで上昇し、V2は正
であり（Ｎ−MOS技術では）端子１２の電圧は
このとき接地レベルであるから、これによつて
M1はオンとなる。この結果として端子１２の電
圧はV2まで上昇する。
他方、C1は端子１４と接地の間の寄生容量よ
り充分大であり、C1のゲート電極からM2を通し
てこの端子１４には無視できる程度の電荷しか流
れないので、C1の両端の電圧降下は本質的にV1
のままである。従つて出力端子１３における出力
電圧は実質的に端子１４における電圧と同様に
V1＋V2となり、一方端子１５における電圧は
（V1＋V2）＋V1＝V2＋2V1となる。従つて、M2
は、M1と同様に（両方のトランジスタのスレシ
ヨルドはV1以下であるから）オンとなり、これ
は次の充電フエーズでM3，M4，M5およびM6が
再びオンとなるまで継続する。電圧加算器あるい
は１段の電圧増倍回路の特性は出力端子１３の電
圧が（V1＋V2）になることによつて実現され、
この両方は電圧変換器の形態となる。
上述の動作の説明から、フイードバツク・トラ
ンジスタM2は適切なインピーダンスの負荷の形
態をとり、これによつてコンデンサC2とその補
助トランジスタを不要にすることもできることは
明らかであろう。このような負荷デバイスは単純
な抵抗でも、そのドレインがそのゲート電極に永
久に接続されたMOSのデプリーシヨン・モード
のトランジスタでもよい。
第２図は本考案の他の実施例に従う電圧増倍
MOS回路の第１の回路段２０を図示している。
第１図の回路と第２図の回路の共通の素子には同
じ参照番号を付与してある。基本的には第２図の
回路段は第２図により詳しく図示したクロツク入
力系列φおよびΦを与えるための制御回路を除い
て、先に説明した第１図の段１０と同一である。
回路２０においては、V1とV2の値は簡単さと
便利のために共に＋５ボルト（Ｎ−MOS技術）
に等しい値をとる。半導体サブストレートの電圧
バイアスは典型的には−５ボルト（バツク−ゲー
トバイアス）であるが、−５ボルトと接地の間の
任意のサブストレート・バイアスを用いることも
できる。第２図に示すようにクロツク入力シーケ
ンスφは典型的な立上がり時間、立下がり時間が
50ナノ秒で、パルス幅が200ナノ秒の５ボルトの
パルス系列の形でクロツク入力端子２１に与えら
れる。これによつてクロツク周期は500ナノ秒、
すなわち２メガヘルツの周波数のクロツクという
ことになる。端子１７におけるクロツク入力は充
電フエーズごとに５ボルトとなり、このとき補助
スイツチング・トランジスタはオンとなり、また
これらのトランジスタがオフとなるときには０ボ
ルト（接地）となる。
回路２０では（回路１０と比較して）MOSコ
ンデンサC3と１対の制御用MOSトランジスタM7
およびM8が加わつており、これはトランジスタ
M5およびM6を交互にオン、オフするために適切
な系列φの電圧レベルを保障するものである。こ
れらの適切な電圧レベルを保障する問題は次のよ
うな事実から生じている。補助スイツチング・ト
ランジスタM5およびM6がオフのときには出力端
子１３における電圧は（V2＋V1）に上昇し、端
子１５は（V2＋2V1）に上昇し、これによつて次
のオンのときのそのスレシヨルド電圧はＶ＝５ボ
ルトより少し高い、典型的には約６ボルトに上昇
する。従つてコンデンサC3，M7と組合さつて）
は端子１７におけるクロツクパルス入力をトラン
ジスタM5およびM6をオンするのに充分な５ボル
ト以上の電圧にブートストラツプ的に上昇してし
まうおそれがある。
例えば、パルス的電圧クロツク入力端子におけ
る最初の２，３あるいはそれ以上のサイクルの後
で、クロツクφが低レベルで典型的には０ボルト
のときに、トランジスタM7（ダイオードとして動
作する）は端子１６（C3のゲート電極）の電圧
を各充電フエーズの開始の前に典型的に４ボル
ト、すなわちV1（＝５ボルト）からM7のスレシ
ヨルド（＝１ボルト）を減じた値にする。この後
でクロツクφが高レベル、すなわち＋５ボルトに
なつたときには、コンデンサC3は端子１６にお
ける電圧を典型的には（４＋５）すなわち９ボル
トにブートストラツプ的に上昇し、これは補助ト
ランジスタM5およびM6をオンするのを保障する
のに充分すぎる値である。さらに後でクロツクφ
が低レベルとなり、０に戻つたときに、端子１６
における電圧はM7のスレシヨルドより低いV1に
戻り、これによつて再び補助トランジスタをオフ
とする。
トランジスタM8の目的はクロツクφが低レベ
ルとなつたときに、すなわち、端子１６が補助ト
ランジスタM5およびM6をオフとするのに適切な
電圧となるべきときに、端子１６の電圧が電圧
V1プラスM8のスレシヨルド以上のままとなるの
を防止することにある。この問題（端子１７の電
圧がクロツクが低レベルとなつたときも高レベル
のままであること）は端子１６と出力端子１３の
オーバラツプした容量が大きいときに特に重要で
あり、これは段数が多段であつて、オーバラツプ
した容量が大きいとき、また多段で電圧増倍され
て出力端子１３における電圧がより高くなるとき
悪化する。クロツクφが高レベルとなつたときに
トランジスタM8はオンとなり、これによつて端
子１６における電圧をM8のスレシヨルドプラス
約V1ボルトすなわち約６ボルトの電圧に減少す
る。従つて、次にクロツクφが低レベルになつた
ときに、端子１６の電圧は急激に約５ボルトだ
け、つまりφのクロツクパルスの高さだけ減少
し、１ボルトを若干越える電圧となる。これは端
子１７と出力端子１３のオーバラツプ容量が存在
しても、このオーバラツプ容量がブートストラツ
プ・コンデンサC3の容量に比べて小さければ、
トランジスタM5およびM6をオフとするのに充分
なだけ低い。
第３図は、４段の電圧増倍回路を図示してい
る。次段の同様の素子（必ずしも同一のパラメー
タを持つとは限らない）には同一の参照数字を付
けるか、添字に10を加算してある。第４段の出力
端子４３においては、出力トランジスタM54はす
べての段が入力端子１１における入力電圧V2と
相互に直列に接続される、すなわち、トランジス
タM1，M11，M12，M31およびM54がすべてオン
となつたときにだけ、増倍回路の出力端子６１の
出力コンデンサC51に、増倍回路出力（V2＋4V1）
すなわち典型的には（５＋４×５）＝25ボルトを
与える。出力トランジスタM54はスレシヨルド電
圧の損失なしに、充電フエーズの直後に所望の増
倍された電圧レベルの出力を分配する。抵抗R51
はC51からの電荷を導通して、この電荷を接地端
子に伝送する負荷素子を表わしている。追加の出
力トランジスタM51，M52，M53は同様に、過渡
状態を高速化し、それより前の低インピーダンス
の段からの所望の究極出力電圧レベルの場合でも
ある出力を生ずるために、増倍出力端子６１に対
して第１、第２および第３段の出力を与えるもの
である。しかし、この後で述べた目的は選択的な
ものであり、従つて、これらのトランジスタ
M51，M52、およびM53を省略することができ、
これによつて増倍出力端子６１を出力トランジス
タM54と出力コンデンサC51とにだけ接続するこ
ともできる。
例を示すだけの目的で、Ｎ−MOS技術の場合
の第３図の各素子のパラメータ（トランジスタの
伝送コンダクタンス、コンデンサの容量、抵抗の
抵抗値）を以下に示す。
M1 ＝2000マイクロアンペア／ボルト M2 ＝ 25 M3 ＝6750 M4 ＝ 250 M5 ＝6750 M6 ＝ 25 M7 ＝ 25 M8 ＝ 25 M11＝1500 M12＝ 25 M13＝2250 M14＝ 250 M15＝2250 M16＝ 25 M21＝1000 M22＝ 25 M23＝ 750 M24＝ 250 M25＝ 750 M26＝ 25 M31＝1000 M32＝ 25 M33＝ 250 M34＝ 250 M35＝ 500 M36＝ 25 M51＝ 500 M52＝ 500 M53＝ 500 M54＝ 500 C1 ＝ 270pf C2 ＝ １ C3 ＝ 30 C11＝ 90 C12＝ １ C21＝ 30 C22＝ １ C31＝ 10 C32＝ ２ C51＝ 100 R51＝ 10megohm 以上本考案について、その特定の実施例の詳細
を述べたが、本考案の精神と範囲を逸脱すること
なく、種々の変型が可能である。例えば、回路に
与えられる種々の電圧を逆転すれば、Ｎ−MOS
の代りにＰ−MOS（Ｐ−チヤネル）技術を使用す
ることができる。さらに、例えば上述した図示の
例ではC1：C11の容量の比は270／90＝３に等しく
なつているが、この比は約1.2まで低くすること
ができるが、この場合には過渡時間が若干劣化す
る。同様に、他の素子の値を上述した値の例から
可成り変化しても、動作を大幅に劣化することは
ない。
【図面の簡単な説明】
第１図は、本考案の特定の実施例に従うMOS
技術による電圧変換回路の説明的回路図：第２図
は、本考案の他の特徴に従うMOS技術による電
圧変換回路の説明的回路図：第３図は、本考案の
さらに他の特徴に従うMOS技術による電圧増倍
回路の説明的回路図である。 主要部分の符号の説明、MOSトランジスタ…
…M1〜M6、電圧源端子……V1，V2、コンデン
サ……C1。

Claims (1)

  1. 【実用新案登録請求の範囲】 １ 第１および第２の別個の電圧源端子（接地、
    V1）に対して別個のMOSトランジスタ・スイ
    ツチM3，M5のソース・ドレイン路を通してそ
    れぞれ接続された第１および第２の端子を有す
    るコンデンサC1を含み、これらトランジス
    タ・スイツチは該コデンサ端子を該第１および
    第２の電圧源端子（接地、V1）に接続・切断
    を交互に行い、該第１のコンデンサの端子はま
    た直列接続されたMOSトランジスタM1のソー
    ス−ドレイン路を通して第３の電圧源端子V2
    に接続されており、該直列接続されたMOSト
    ランジスタM1のゲート電極は他のMOSトラン
    ジスタ・スイツチM4に接続され該直列接続さ
    れたトランジスタM1が交互にオン、オフする
    ようにされている半導体電圧交換器において、 該回路はさらに該コンデンサC1の第２の端
    子から負荷M2を通して該直列接続されたMOS
    トランジスタM1のゲート電極に戻るようなフ
    イードバツク・ループを含むことを特徴とする
    半導体電圧変換回路。 ２ 実用新案登録請求の範囲第１項に記載の回路
    において、 該負荷M2は、そのゲート電極がさらに他の
    MOSトランジスタ・スイツチM6のソース・ド
    レイン路を通して電圧源端子と該直列接続され
    たトランジスタM1のゲート電極にその他方の
    端子が接続されている第２の小容量コンデンサ
    C2の一方の端子とに接続されたMOSトランジ
    スタのソース・ドレイン路であることを特徴と
    する半導体電圧変換回路。 ３ 実用新案登録請求の範囲第２項に記載の回路
    において、 その端子の一方がMOSトランジスタM5およ
    びM6の両者のゲート電極に接続され、その他
    方の端子がパルス的電圧源端子１７に接続され
    たブート・ストラツプコンデンサC3を含むこ
    とを特徴とする半導体電圧変換回路。 ４ 実用新案登録請求の範囲第３項に記載の回路
    において、 MOSトランジスタM5およびM6の両方のゲ
    ート電極はMOSトランジスタM7およびM8の
    各々の大電流伝送端子の一方に接続されてお
    り、M8のゲート電極はM5およびM6のゲート
    電極に接続されており、M7のゲート電極はM8
    の大電流伝送端子と電圧源端子V1とに接続さ
    れていることを特徴とすする半導体電圧変換回
    路。
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