JPS6134690B2 - - Google Patents
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- JPS6134690B2 JPS6134690B2 JP55003979A JP397980A JPS6134690B2 JP S6134690 B2 JPS6134690 B2 JP S6134690B2 JP 55003979 A JP55003979 A JP 55003979A JP 397980 A JP397980 A JP 397980A JP S6134690 B2 JPS6134690 B2 JP S6134690B2
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- Japan
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- field effect
- fet
- effect transistors
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- Prior art date
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- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 claims 1
- 230000000295 complement effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 101150079361 fet5 gene Proteins 0.000 description 4
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、相補型半導体集積回路を用いた遅延
回路の改良に関する。
回路の改良に関する。
従来、インバータをカスケードに接続し、この
接続点と接地との間にそれぞれ静電容量を接続し
た遅延回路が知られている。これを相補型電界効
果トランジスタ（以下「FET」という。）で実現
すると、次段のインバータを構成する相補型
FETの両方が同時に「オン」状態となり、高電
源側から低電源側へ貫通電流が流れ、電力消費を
増加するとともに発熱による悪影響を生じる欠点
を有する。
接続点と接地との間にそれぞれ静電容量を接続し
た遅延回路が知られている。これを相補型電界効
果トランジスタ（以下「FET」という。）で実現
すると、次段のインバータを構成する相補型
FETの両方が同時に「オン」状態となり、高電
源側から低電源側へ貫通電流が流れ、電力消費を
増加するとともに発熱による悪影響を生じる欠点
を有する。
本発明はこの点を改良するもので、貫通電流が
流れるのを防止することができ、電力消費を軽減
することができ、発熱も軽減することができる遅
延回路を提供することを目的とする。
流れるのを防止することができ、電力消費を軽減
することができ、発熱も軽減することができる遅
延回路を提供することを目的とする。
本発明は、２個の相補型電界効果トランジスタ
により構成される第１の反転回路と、この反転回
路の出力を入力とし２個の相補型電界効果トラン
ジスタにより構成される第２の反転回路と、上記
第１の反転回路および上記第２の反転回路の結合
点と共通電位点との間に挿入された静電容量とを
備えた遅延回路において、上記第１の反転回路の
２個の相補型電界効果トランジスタのドレインお
よびソースの連結点が抵抗器を介して連結された
構成を特徴とする。
により構成される第１の反転回路と、この反転回
路の出力を入力とし２個の相補型電界効果トラン
ジスタにより構成される第２の反転回路と、上記
第１の反転回路および上記第２の反転回路の結合
点と共通電位点との間に挿入された静電容量とを
備えた遅延回路において、上記第１の反転回路の
２個の相補型電界効果トランジスタのドレインお
よびソースの連結点が抵抗器を介して連結された
構成を特徴とする。
このことを図面に基づいて詳しく説明する。
第１図は、従来例構成図である。複数のインバ
ータ１がカスケードに接続され、この各段のイン
バータ１には、このインバータ１の入力信号に遅
延を与える静電容量２がそれぞれ接続されてい
る。
ータ１がカスケードに接続され、この各段のイン
バータ１には、このインバータ１の入力信号に遅
延を与える静電容量２がそれぞれ接続されてい
る。
この１個のセグメントについて、相補型FET
を用いた具体的な回路例を示すと、第２図のよう
になる。第２図中高電源３には、Ｐチヤネル
FET５のドレインが接続されている。このＰチ
ヤネルFET５のソースには、ＮチヤネルFET６
のドレインが接続されている。このＮチヤネル
FET６のソースは、低電源７に接続されてい
る。このＰチヤネルFET５およびＮチヤネル
FET６によりインバータが構成される。また、
ＰチヤネルFET５およびＮチヤネルFET６のゲ
ートには、入力端子８が接続されている。
を用いた具体的な回路例を示すと、第２図のよう
になる。第２図中高電源３には、Ｐチヤネル
FET５のドレインが接続されている。このＰチ
ヤネルFET５のソースには、ＮチヤネルFET６
のドレインが接続されている。このＮチヤネル
FET６のソースは、低電源７に接続されてい
る。このＰチヤネルFET５およびＮチヤネル
FET６によりインバータが構成される。また、
ＰチヤネルFET５およびＮチヤネルFET６のゲ
ートには、入力端子８が接続されている。
ＰチヤネルFET５のソースと高電源３との間
には、静電容量９が接続されている。この静電容
量９とＰチヤネルFET５のソースとの接続点１
０は、次段のインバータを構成するＰチヤネル
FET１１のゲートに接続されている。Ｎチヤネ
ルFET６のドレインと低電源７との間には、静
電容量１３が接続されている。このＮチヤネル
FET６と静電容量１３との接続点１４は、次段
のインバータを構成するＮチヤネルFET１５の
ゲートに接続されている。このＰチヤネルFET
１１のソースおよびＮチヤネルFET１５のドレ
インとは、出力端子１６に接続されている。ま
た、ＰチヤネルFET１１のドレインは高電源３
に、ＮチヤネルFET１５のソースは低電源７に
それぞれ接続されている。
には、静電容量９が接続されている。この静電容
量９とＰチヤネルFET５のソースとの接続点１
０は、次段のインバータを構成するＰチヤネル
FET１１のゲートに接続されている。Ｎチヤネ
ルFET６のドレインと低電源７との間には、静
電容量１３が接続されている。このＮチヤネル
FET６と静電容量１３との接続点１４は、次段
のインバータを構成するＮチヤネルFET１５の
ゲートに接続されている。このＰチヤネルFET
１１のソースおよびＮチヤネルFET１５のドレ
インとは、出力端子１６に接続されている。ま
た、ＰチヤネルFET１１のドレインは高電源３
に、ＮチヤネルFET１５のソースは低電源７に
それぞれ接続されている。
第３図は本発明の一実施例構成図である。第２
図で説明した従来例と比較するとＰチヤネル
FET５のソースおよびＮチヤネルFET６のドレ
イン間に電気低抗１７を接続したところに特徴が
ある。他の構成については、第２図で説明した従
来例と同様であるので説明の繰返しを省く。
図で説明した従来例と比較するとＰチヤネル
FET５のソースおよびＮチヤネルFET６のドレ
イン間に電気低抗１７を接続したところに特徴が
ある。他の構成については、第２図で説明した従
来例と同様であるので説明の繰返しを省く。
第４図は、第２および第３図に×印で示した点
の電圧波形を示すタイムチヤートである。第４図
で縦軸は電圧Ｖを、横軸は時間ｔをそれぞれ示
す。また、第４図でＶTPはＰチヤネルFET５お
よび１１のスレツシホルド電圧を、ＶTNはＮチヤ
ネルFET６および１５のスレツシホルド電圧を
それぞれ示す。
の電圧波形を示すタイムチヤートである。第４図
で縦軸は電圧Ｖを、横軸は時間ｔをそれぞれ示
す。また、第４図でＶTPはＰチヤネルFET５お
よび１１のスレツシホルド電圧を、ＶTNはＮチヤ
ネルFET６および１５のスレツシホルド電圧を
それぞれ示す。
このような構成で、本発明の特徴ある動作を説
明する。第３図において、いま第４図ａで示す入
力電圧が入力端子８に与えられると、初段インバ
ータを構成するＰチヤネルFET５は、入力電圧
ａがスレツシホルド電圧（以下「ＶTP」とい
う。）になる時刻t0よりオンとなる。Ｐチヤネル
FET５がオンになると、ＰチヤネルFET５の導
通抵抗と静電容量９との時定数で接続点１０の電
圧は、第２図ｂに示すように次第に充電される。
この接続点１０の充電電圧ｂは、次段のインバー
タを構成するＰチヤネルFET１１のゲートに印
加される。この接続点１０の電圧ｂが、ＶTP以上
になる時刻t1以後は、このＰチヤネルFET１１は
オフ状態となる。
明する。第３図において、いま第４図ａで示す入
力電圧が入力端子８に与えられると、初段インバ
ータを構成するＰチヤネルFET５は、入力電圧
ａがスレツシホルド電圧（以下「ＶTP」とい
う。）になる時刻t0よりオンとなる。Ｐチヤネル
FET５がオンになると、ＰチヤネルFET５の導
通抵抗と静電容量９との時定数で接続点１０の電
圧は、第２図ｂに示すように次第に充電される。
この接続点１０の充電電圧ｂは、次段のインバー
タを構成するＰチヤネルFET１１のゲートに印
加される。この接続点１０の電圧ｂが、ＶTP以上
になる時刻t1以後は、このＰチヤネルFET１１は
オフ状態となる。
また、第４図ｃは、接続点１４の電圧である。
静電容量１３への充電は、ＰチヤネルFET５の
オンと同時開始される。しかし、本発明は、電気
低抗１７を挿入したため、この充電速度は従来例
に比較して緩やかなものとなり、Ｎチヤネル
FETのスレツシホルド電圧（以下「ＶTN」とい
う。）に達する時刻はt2となる。従来例において
は、静電容量９と同様な充電が行われ、ＶTNまで
充電される時刻は第４図t2′で示す時刻となる。
したがつて、時刻t2′からt1′までは、Ｐチヤネル
FET１１およびＮチヤネルFET１５の双方が導
通状態となり、両FETのソース・ドレイン間に
大きな電流が流れ、電源消費量が大きくなるとと
もに、両FETが発熱する。
静電容量１３への充電は、ＰチヤネルFET５の
オンと同時開始される。しかし、本発明は、電気
低抗１７を挿入したため、この充電速度は従来例
に比較して緩やかなものとなり、Ｎチヤネル
FETのスレツシホルド電圧（以下「ＶTN」とい
う。）に達する時刻はt2となる。従来例において
は、静電容量９と同様な充電が行われ、ＶTNまで
充電される時刻は第４図t2′で示す時刻となる。
したがつて、時刻t2′からt1′までは、Ｐチヤネル
FET１１およびＮチヤネルFET１５の双方が導
通状態となり、両FETのソース・ドレイン間に
大きな電流が流れ、電源消費量が大きくなるとと
もに、両FETが発熱する。
しかるに、本発明では、時刻t1，t2の間の時間
領域では、ＰチヤネルFET１１およびＮチヤネ
ルFET１５はともにオフ状態となる。このた
め、出力端子１６の出力波形ｄは、時刻t2以前の
状態を保持し、時刻t2になつて、ＮチヤネルFET
１５がオンになると、第４図ｄのように高レベル
から低レベルへ変化する。すなわち、入力信号の
変化に対し遅延されて出力信号は変化する。その
遅延時間は、電気抵抗１７の抵抗値、コンデンサ
９，１３の容量値、およびFET５，６，１１，
１５の閾値で制御される。接続点１０および１４
の波形が、低レベルから高レベルへ変化し始め
て、出力端子１６の波形が変化し始めるまでの時
間は、ＰチヤネルFET１１、ＮチヤネルFET１
５は同時にはオン状態とならず、高電源３から低
電源７への貫通電流は流れない。
領域では、ＰチヤネルFET１１およびＮチヤネ
ルFET１５はともにオフ状態となる。このた
め、出力端子１６の出力波形ｄは、時刻t2以前の
状態を保持し、時刻t2になつて、ＮチヤネルFET
１５がオンになると、第４図ｄのように高レベル
から低レベルへ変化する。すなわち、入力信号の
変化に対し遅延されて出力信号は変化する。その
遅延時間は、電気抵抗１７の抵抗値、コンデンサ
９，１３の容量値、およびFET５，６，１１，
１５の閾値で制御される。接続点１０および１４
の波形が、低レベルから高レベルへ変化し始め
て、出力端子１６の波形が変化し始めるまでの時
間は、ＰチヤネルFET１１、ＮチヤネルFET１
５は同時にはオン状態とならず、高電源３から低
電源７への貫通電流は流れない。
なお、上記例では、入力電圧が高レベルから低
レベルへ変化する例を示したが、入力電圧が低レ
ベルから高レベルへ変化する場合にも同様にＰチ
ヤネルFET１１およびＮチヤネルFET１５が同
時にはオン状態とならず、貫通電流を防止するこ
とができることは明らかである。
レベルへ変化する例を示したが、入力電圧が低レ
ベルから高レベルへ変化する場合にも同様にＰチ
ヤネルFET１１およびＮチヤネルFET１５が同
時にはオン状態とならず、貫通電流を防止するこ
とができることは明らかである。
また、この例は基本回路を示したものであり、
必要に応じて多段に接続して使用される。
必要に応じて多段に接続して使用される。
本発明は以上説明したように、初段のインバー
タを構成する相補型FETのドレイン・ソースの
連結点に電気低抗を設けることとした。このた
め、初段のインバータおよび次段のインバータの
結合点と共通電位点との間に挿入された静電容量
への充電速度を緩やかにすることができる。した
がつて、次段のインバータを構成する相補型
FETを出力電圧が変化するまでの間に同時に対
となるFETがオン状態とならない。このため、
大きな貫通電流も生じることがなく、電力消費を
軽減することができるとともに、トランジスタの
発熱を軽減することができる効果を有する。
タを構成する相補型FETのドレイン・ソースの
連結点に電気低抗を設けることとした。このた
め、初段のインバータおよび次段のインバータの
結合点と共通電位点との間に挿入された静電容量
への充電速度を緩やかにすることができる。した
がつて、次段のインバータを構成する相補型
FETを出力電圧が変化するまでの間に同時に対
となるFETがオン状態とならない。このため、
大きな貫通電流も生じることがなく、電力消費を
軽減することができるとともに、トランジスタの
発熱を軽減することができる効果を有する。
第１図は従来例構成図、第２図は第１図の１個
のセグメントについて相補型FETを用いて具体
的に表した図、第３図は本発明の一実施例構成
図、第４図は第３図に×印で示した点の電圧波形
を示すタイムチヤート。 １……インバータ、２，９，１３……静電容
量、３……高電源、５，１１……Ｐチヤネル
FET、６，１５……ＮチヤネルFET、７……低
電源、８……入力端子、１０，１４……接続点、
１６……出力端子、１７……電気低抗。
のセグメントについて相補型FETを用いて具体
的に表した図、第３図は本発明の一実施例構成
図、第４図は第３図に×印で示した点の電圧波形
を示すタイムチヤート。 １……インバータ、２，９，１３……静電容
量、３……高電源、５，１１……Ｐチヤネル
FET、６，１５……ＮチヤネルFET、７……低
電源、８……入力端子、１０，１４……接続点、
１６……出力端子、１７……電気低抗。
Claims (1)
- １ インピーダンス素子を挾んで第１および第２
の電位供給端子間に互いに直列に結合された相異
なる導電型の第１および第２の電界効果トランジ
スタと、前記第１および第２の電界効果トランジ
スタに入力信号を供給する手段と、前記インピー
ダンス手段の一端と前記第１の電位供給端子との
間に接続された第１のコンデンサと、前記インピ
ーダンス手段の他端と前記第２の電位供給端子と
の間に接続された第２のコンデンサと、前記第１
および第２の電位供給端子間に直列に結合された
相異なる導電型の第３および第４の電界効果トラ
ンジスタと、前記インピーダンス手段の前記一端
を前記第３の電界効果トランジスタのゲートに接
続する手段と、前記インピーダンス手段の前記他
端を前記第４の電界効果トランジスタのゲートに
接続する手段と、前記第３および第４の電界効果
トランジスタの直列結合点から前記入力信号に対
し遅延された信号を得る手段とを有することを特
徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP397980A JPS56100514A (en) | 1980-01-16 | 1980-01-16 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP397980A JPS56100514A (en) | 1980-01-16 | 1980-01-16 | Delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56100514A JPS56100514A (en) | 1981-08-12 |
| JPS6134690B2 true JPS6134690B2 (ja) | 1986-08-08 |
Family
ID=11572157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP397980A Granted JPS56100514A (en) | 1980-01-16 | 1980-01-16 | Delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56100514A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224324A (ja) * | 1984-04-23 | 1985-11-08 | Nec Corp | 出力バツフア回路 |
| JPS61170129A (ja) * | 1985-01-24 | 1986-07-31 | Seikosha Co Ltd | 出力インバ−タの貫通電流防止回路 |
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| US5089728A (en) * | 1989-09-06 | 1992-02-18 | National Semiconductor Corporation | Spike current reduction in cmos switch drivers |
| US6753708B2 (en) | 2002-06-13 | 2004-06-22 | Hewlett-Packard Development Company, L.P. | Driver circuit connected to pulse shaping circuitry and method of operating same |
| JP4971699B2 (ja) * | 2006-06-26 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 遅延回路 |
-
1980
- 1980-01-16 JP JP397980A patent/JPS56100514A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56100514A (en) | 1981-08-12 |
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