JP2543852B2 - 論理低出力をクランプするノアゲ−ト - Google Patents
論理低出力をクランプするノアゲ−トInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路に適した論理ゲートに係
る。
る。
従来の技術 デジタルの集積回路においては論理ゲートが広く利用
されている。第１図は、Ｍ個の同じエンハンスメントモ
ードのＮチャンネル絶縁ゲート電界効果トランジスタ
（FET）Q11、Q12、・・Q1Mで形成された従来のノアゲー
トを示しており、その（絶縁）ゲート電極は、各々、Ｍ
個の入力信号電圧ＶI１、ＶI２、・・・ＶIMを受け取
る。これらのFET Q11−Q1Mのドレインは、入力電圧ＶI
１−ＶIMの論理ノア値として出力信号電圧Voを供給する
電気導体LDに接続されている。デプレッションモードの
ＮチャンネルFET QSより成る電流源10は、そのソース
−ドレインが導体LDと高い供給電圧ＶDDのための端子と
の間に接続されている。FET QSのゲート電極はそのソ
ースに接続されていて、FET Q11−Q1Mの負荷として働
く。それらのソースは、別の電気導体LSにより低い供給
電圧ＶSSのための端子に接続される。
されている。第１図は、Ｍ個の同じエンハンスメントモ
ードのＮチャンネル絶縁ゲート電界効果トランジスタ
（FET）Q11、Q12、・・Q1Mで形成された従来のノアゲー
トを示しており、その（絶縁）ゲート電極は、各々、Ｍ
個の入力信号電圧ＶI１、ＶI２、・・・ＶIMを受け取
る。これらのFET Q11−Q1Mのドレインは、入力電圧ＶI
１−ＶIMの論理ノア値として出力信号電圧Voを供給する
電気導体LDに接続されている。デプレッションモードの
ＮチャンネルFET QSより成る電流源10は、そのソース
−ドレインが導体LDと高い供給電圧ＶDDのための端子と
の間に接続されている。FET QSのゲート電極はそのソ
ースに接続されていて、FET Q11−Q1Mの負荷として働
く。それらのソースは、別の電気導体LSにより低い供給
電圧ＶSSのための端子に接続される。
正論理に対する一般的な用語を使用することにより、
このゲートの動作が容易に理解されよう。即ち、低い電
圧は、論理「０」と称する論理低レベルであり、一方、
高い電圧は、論理「１」と称する論理高レベルである。
このゲートの動作が容易に理解されよう。即ち、低い電
圧は、論理「０」と称する論理低レベルであり、一方、
高い電圧は、論理「１」と称する論理高レベルである。
各々のFET Q11・・又はQ1Mは、それに対応する入力
ＶI１・・又はＶIMが少なくともFETのスレッシュホール
ド電圧だけＶSSより大きな論理高電圧である時にオンと
なり、又、これと逆の場合には逆の状態となる。出力Vo
は、入力ＶI１・・・ＶIMが全て論理「０」であってFET
Q11−Q1Mがオフである時に論理「１」となる。入力Ｖ
I１・・ＶIMの１つが論理「１」に上昇してそれに対応
するFET Q11−Q1Mの１つをオンにする時には、出力Qo
が論理「０」に下がる。
ＶI１・・又はＶIMが少なくともFETのスレッシュホール
ド電圧だけＶSSより大きな論理高電圧である時にオンと
なり、又、これと逆の場合には逆の状態となる。出力Vo
は、入力ＶI１・・・ＶIMが全て論理「０」であってFET
Q11−Q1Mがオフである時に論理「１」となる。入力Ｖ
I１・・ＶIMの１つが論理「１」に上昇してそれに対応
するFET Q11−Q1Mの１つをオンにする時には、出力Qo
が論理「０」に下がる。
発明が解決しようとする問題点 出力Voに対する実際の論理低電圧レベルは、オンされ
たFET Q11−Q1Mの数に基づいたものとなる。より多く
のFET Q11−Q1Mが導通した時には、論理「０」電圧が
より低いものとなる。これは、多くの用途において甚だ
しい欠点となる。というのは、出力Voを差動的に感知す
るのに要する時間が、FET Q11−Q1Mの１つがオンにさ
れた場合から、その全てが導通にされた場合まで著しく
変化するからである。
たFET Q11−Q1Mの数に基づいたものとなる。より多く
のFET Q11−Q1Mが導通した時には、論理「０」電圧が
より低いものとなる。これは、多くの用途において甚だ
しい欠点となる。というのは、出力Voを差動的に感知す
るのに要する時間が、FET Q11−Q1Mの１つがオンにさ
れた場合から、その全てが導通にされた場合まで著しく
変化するからである。
問題点を解決するための手段 本発明は、前記形式の論理ゲートの論理低出力電圧を
クランプする比較的簡単な機構に関する。これは、出力
信号の差動的感知を容易にすると共に、前記した公知ゲ
ートに勝る感知速度の改善を与える。本発明の論理ゲー
トは、プログラム可能な論理装置のような用途に特に有
用である。
クランプする比較的簡単な機構に関する。これは、出力
信号の差動的感知を容易にすると共に、前記した公知ゲ
ートに勝る感知速度の改善を与える。本発明の論理ゲー
トは、プログラム可能な論理装置のような用途に特に有
用である。
より詳細には、本発明のゲートは、複数の同じ極性の
エンハンスメントモードの第1FETを具備している。各々
の第1FETは、対応入力電圧を受け取るためのゲート電極
と、ソース及びドレインとを有している。第1FETのドレ
インには、出力電圧を供給するために導体が接続され
る。この導体と、第１供給電圧のための端子との間には
電流源が接続される。第1FETのソースは、クランプ手段
を介して第２供給電圧のための端子に接続される。この
クランプ手段は、第1FETの少なくとも１つが導通した時
に、このオンにされた第1FETの数に拘りなくほゞ同じ値
に出力電圧を強制的に近づけるようにする。出力電圧の
このクランプ値は、上記第２の供給電圧にほゞ近い２つ
の供給電圧間にある。
エンハンスメントモードの第1FETを具備している。各々
の第1FETは、対応入力電圧を受け取るためのゲート電極
と、ソース及びドレインとを有している。第1FETのドレ
インには、出力電圧を供給するために導体が接続され
る。この導体と、第１供給電圧のための端子との間には
電流源が接続される。第1FETのソースは、クランプ手段
を介して第２供給電圧のための端子に接続される。この
クランプ手段は、第1FETの少なくとも１つが導通した時
に、このオンにされた第1FETの数に拘りなくほゞ同じ値
に出力電圧を強制的に近づけるようにする。出力電圧の
このクランプ値は、上記第２の供給電圧にほゞ近い２つ
の供給電圧間にある。
上記のクランプ動作は、同じ極性のエンハンスメント
モードの第2FETで行なうのが好ましく、このFETのゲー
ト電極は上記導体に接続され、そのソースは第２供給電
圧の端子に接続されそしてそのドレインは第1FETのソー
スに接続される。FETの特性は、第1FETの１つ以上がオ
ンにされた時に第2FETが飽和するように選択される。こ
の飽和状態においては、第2FETのゲート−ソース電圧
が、第1FETのドレイン−ソース電圧に実質的に拘りない
ものとなる。従って、第1FETの少なくとも１つがオンに
される限り、導通する第1FETの数が第2FETの導通レベル
に著しく影響を及ぼさなくなる。これにより、クランプ
作用が与えられる。
モードの第2FETで行なうのが好ましく、このFETのゲー
ト電極は上記導体に接続され、そのソースは第２供給電
圧の端子に接続されそしてそのドレインは第1FETのソー
スに接続される。FETの特性は、第1FETの１つ以上がオ
ンにされた時に第2FETが飽和するように選択される。こ
の飽和状態においては、第2FETのゲート−ソース電圧
が、第1FETのドレイン−ソース電圧に実質的に拘りない
ものとなる。従って、第1FETの少なくとも１つがオンに
される限り、導通する第1FETの数が第2FETの導通レベル
に著しく影響を及ぼさなくなる。これにより、クランプ
作用が与えられる。
実施例 以下、添付図面を参照し、本発明の好ましい実施例を
詳細に説明する。
詳細に説明する。
第２図は、本発明の技術を用いた論理低出力クランプ
式のノアゲートを示している。第１図の場合と同様に、
このゲートは、同じエンハンスメントモードのＮチャン
ネル絶縁ゲートFET Q11−Q1Mを備えており、これらのF
ETは導体LSとLDとの間に接続され、ゲート電極に送られ
た入力ＶI１−ＶIMの論理ノア値として出力Voを発生す
る。電流源10は、第２図において導体LDとＶDD端子との
間に接続されていて、FET Q11−Q1Mの負荷として働
く。電流源10は、例えば、第１図の場合のようにデプレ
ッションモードの抵抗接続されたＮチャンネルFETでよ
い。
式のノアゲートを示している。第１図の場合と同様に、
このゲートは、同じエンハンスメントモードのＮチャン
ネル絶縁ゲートFET Q11−Q1Mを備えており、これらのF
ETは導体LSとLDとの間に接続され、ゲート電極に送られ
た入力ＶI１−ＶIMの論理ノア値として出力Voを発生す
る。電流源10は、第２図において導体LDとＶDD端子との
間に接続されていて、FET Q11−Q1Mの負荷として働
く。電流源10は、例えば、第１図の場合のようにデプレ
ッションモードの抵抗接続されたＮチャンネルFETでよ
い。
導体LSは、クランプ手段12を経て第２図のＶSS端子に
接続され、クランプ手段12は、Ｎチャンネルのエンハン
スメントモードの絶縁ゲートFET Q2で構成され、その
ゲート電極は、出力Voを受け取るように導体LDに接続さ
れている。FET Q2のソース及びドレインは、各々、ＶS
S端子及び導体LSに接続されている。FET Q11−Q1Mの１
つ以上が導通した時には、クランプ手段12/FET Q2が、
いかに多くのFET Q11−Q1Mが導通するかに拘りなくほ
ゞ同じ論理低レベル値ＶOLに出力電圧Voをクランプす
る。この値ＶOLは、ＶSSとＶDDとの間の値であってＶSS
に非常に近い方の値である。ＶDDがＶSSより約５ボルト
大きい場合には、ＶOLが典型的にＶSSより約１ボルト大
きなものとなる。
接続され、クランプ手段12は、Ｎチャンネルのエンハン
スメントモードの絶縁ゲートFET Q2で構成され、その
ゲート電極は、出力Voを受け取るように導体LDに接続さ
れている。FET Q2のソース及びドレインは、各々、ＶS
S端子及び導体LSに接続されている。FET Q11−Q1Mの１
つ以上が導通した時には、クランプ手段12/FET Q2が、
いかに多くのFET Q11−Q1Mが導通するかに拘りなくほ
ゞ同じ論理低レベル値ＶOLに出力電圧Voをクランプす
る。この値ＶOLは、ＶSSとＶDDとの間の値であってＶSS
に非常に近い方の値である。ＶDDがＶSSより約５ボルト
大きい場合には、ＶOLが典型的にＶSSより約１ボルト大
きなものとなる。
このノアゲートは、基本的には、第１図のゲートと同
様に働くが、電圧Voの論理「０」値がＶOLにクランプさ
れ、変化しない点が異なる。クランプ作用がいかに生じ
るかにを考えるために、（便宜上）ＶSSがアース基準レ
ベルであると仮定する。従って、出力Voは、FET Q2の
ゲート−ソース電圧ＶGS2に等しくなる。
様に働くが、電圧Voの論理「０」値がＶOLにクランプさ
れ、変化しない点が異なる。クランプ作用がいかに生じ
るかにを考えるために、（便宜上）ＶSSがアース基準レ
ベルであると仮定する。従って、出力Voは、FET Q2の
ゲート−ソース電圧ＶGS2に等しくなる。
電圧Voが論理「０」である時には、電流源10が実質的
に一定の電流ISを供給し、この電流FET Q2に流れてこ
れをオンにする。出力Voが低レベルである時に、FET Q
11−Q1Mの１つしかオンにならないことがあるので、各F
ET Q11、・・又はQ1M自体が電流ISを受け入れることが
できねばならない。
に一定の電流ISを供給し、この電流FET Q2に流れてこ
れをオンにする。出力Voが低レベルである時に、FET Q
11−Q1Mの１つしかオンにならないことがあるので、各F
ET Q11、・・又はQ1M自体が電流ISを受け入れることが
できねばならない。
例えば、FET Q11のみがオンにされた場合について考
える。このときには、電流ISが全部FET Q11に流れる。
FET Q2及びQ11（及びFET Q12−Q1M）は、FET Q11が
導通するがFET Q12−Q1Mが非導通である時に、FET Q2
のスレッシュホールド電圧ＶVH２がFET Q11のドレイン
−ソース電圧ＶDS11を越えるように形成されている。
える。このときには、電流ISが全部FET Q11に流れる。
FET Q2及びQ11（及びFET Q12−Q1M）は、FET Q11が
導通するがFET Q12−Q1Mが非導通である時に、FET Q2
のスレッシュホールド電圧ＶVH２がFET Q11のドレイン
−ソース電圧ＶDS11を越えるように形成されている。
第２図において、電圧ＶGS２は、電圧ＶDS11とQ2のド
レイン−ソース電圧ＶDS２との和に等しい。従って、次
のようになる。
レイン−ソース電圧ＶDS２との和に等しい。従って、次
のようになる。
ＶGS２−ＶDS２＜ＶVH２ （１） この条件のもとでは、FET Q2が飽和状態となる。良
好な近似を得るために、電圧ＶGS２が次の関係式から得
られる。
好な近似を得るために、電圧ＶGS２が次の関係式から得
られる。
ＶGS２＝ＶTH２＋（IS/K）1/2 （２） 但し、Ｋは、電荷キャリアの移動度、ゲート−絶縁材
のキャパシタンス及びFETの巾対長さの比に基づく定数
である。出力Voは、電圧ＶGS２に等しいから、Voは、Ｖ
TH２、IS及びＫのみに基づくものとなり、それ故、ＶDS
11にはほゞ無関係となる。
のキャパシタンス及びFETの巾対長さの比に基づく定数
である。出力Voは、電圧ＶGS２に等しいから、Voは、Ｖ
TH２、IS及びＫのみに基づくものとなり、それ故、ＶDS
11にはほゞ無関係となる。
次に、FET Q11−Q1Mの２つ以上がオンにされた場合
について考える。FET Q11は、導通するFETの１つであ
るとする。この場合は、電流ISが導通するFETに流れ、
各FETがほゞ同じ電流部分を通す。FET Q11に流れる電
流は前記の場合より小さいので、電圧ＶDS11も小さなも
のとなる。その結果、電圧ＶTH２がＶDS11を越える。式
（１）が満足され、FET Q2が再び飽和状態となる。電
流ISがまだFET Q2に流れるので、式（２）も同様に満
足される。従って、出力VoはFET Q11−Q1Mの導通状態
に関連したパラメータに実質的に無関係となる。従っ
て、電圧ＶOLは、FET Q11−Q1Mの少なくとも１つが導
通している限り、その導通しているFETの数に著しく影
響されることがなくなる。
について考える。FET Q11は、導通するFETの１つであ
るとする。この場合は、電流ISが導通するFETに流れ、
各FETがほゞ同じ電流部分を通す。FET Q11に流れる電
流は前記の場合より小さいので、電圧ＶDS11も小さなも
のとなる。その結果、電圧ＶTH２がＶDS11を越える。式
（１）が満足され、FET Q2が再び飽和状態となる。電
流ISがまだFET Q2に流れるので、式（２）も同様に満
足される。従って、出力VoはFET Q11−Q1Mの導通状態
に関連したパラメータに実質的に無関係となる。従っ
て、電圧ＶOLは、FET Q11−Q1Mの少なくとも１つが導
通している限り、その導通しているFETの数に著しく影
響されることがなくなる。
クランプ手段12/FET Q2は電圧ＶOLを安定化するため
の負のフィードバックを形成する。出力Voが若干上昇し
た場合には、FET Q2が更に導通状態になり始め、オン
にされたFET Q11−Q1Mを通して更に多くの電流を引き
出そうとする。これにより、それらのソース−ドレイン
電圧が低下し、電圧Voをその前の値に復帰させる。出力
Voが若干低下する場合には、これと逆の状態が生じる。
の負のフィードバックを形成する。出力Voが若干上昇し
た場合には、FET Q2が更に導通状態になり始め、オン
にされたFET Q11−Q1Mを通して更に多くの電流を引き
出そうとする。これにより、それらのソース−ドレイン
電圧が低下し、電圧Voをその前の値に復帰させる。出力
Voが若干低下する場合には、これと逆の状態が生じる。
電流ISは、供給電圧ＶDD、温度及びプロセス条件にほ
ゞ拘りないレベルで供給されるのが好ましい。又、電流
源10は、プロセス条件の変化によって生じるスレッシュ
ホールドＶTH２の変化を補償する。従って、電圧ＶOL
は、温度、プロセス条件の変化及び供給電圧ＶDDにわた
って安定化される。
ゞ拘りないレベルで供給されるのが好ましい。又、電流
源10は、プロセス条件の変化によって生じるスレッシュ
ホールドＶTH２の変化を補償する。従って、電圧ＶOL
は、温度、プロセス条件の変化及び供給電圧ＶDDにわた
って安定化される。
FET Q11−Q1Mが全てオフにされた場合には、出力Vo
が高レベルとなる。FET Q2は、ＶGS２がＶTH２を越え
ても著しい電流を導通しない。電流源10は、ＶOLとＶDD
との間のレベルであってＶOLに近い高いレベルＶOHに電
圧Voをクランプする機構を備えているのが好ましい。電
圧ＶOHとＶOLとの差は、典型的に、約１ボルトである。
これにより、スイッチング速度が非常に速くなる。
が高レベルとなる。FET Q2は、ＶGS２がＶTH２を越え
ても著しい電流を導通しない。電流源10は、ＶOLとＶDD
との間のレベルであってＶOLに近い高いレベルＶOHに電
圧Voをクランプする機構を備えているのが好ましい。電
圧ＶOHとＶOLとの差は、典型的に、約１ボルトである。
これにより、スイッチング速度が非常に速くなる。
第３図は、Ｎ個の入力信号I1−ＩNに対して作用して
Ｐ個の出力信号O1−ＯPを発生するように本発明のクラ
ンプ技術を用いた２レベルのプログラム可能な論理装置
を示している。入力I1−ＩNは、奇数番号の付いた各々
のインバータW1−ＷM-1（但し、Ｍ＝2N）へ供給され、
偶数番号の付いた電圧ＶI2−ＶIMが発生される。これら
の信号は、各々、偶数番号の付いたインバータW2−ＷM
へ供給され、奇数番号の付いた電圧ＶI1−ＶIM-1が発生
される。導体LG1−LGMは、電圧ＶI1−ＶIMを、Ｓ個の同
じプログラム可能なノアゲートA1−ＡSより成るプログ
ラム可能なノア配列体14へ送信する。デモーガンの原理
により、ノア配列体とインバータW1−ＷMとの組み合わ
せはプログラム可能なアンド配列体として働く。
Ｐ個の出力信号O1−ＯPを発生するように本発明のクラ
ンプ技術を用いた２レベルのプログラム可能な論理装置
を示している。入力I1−ＩNは、奇数番号の付いた各々
のインバータW1−ＷM-1（但し、Ｍ＝2N）へ供給され、
偶数番号の付いた電圧ＶI2−ＶIMが発生される。これら
の信号は、各々、偶数番号の付いたインバータW2−ＷM
へ供給され、奇数番号の付いた電圧ＶI1−ＶIM-1が発生
される。導体LG1−LGMは、電圧ＶI1−ＶIMを、Ｓ個の同
じプログラム可能なノアゲートA1−ＡSより成るプログ
ラム可能なノア配列体14へ送信する。デモーガンの原理
により、ノア配列体とインバータW1−ＷMとの組み合わ
せはプログラム可能なアンド配列体として働く。
高インピーダンスの非反転バッファY1−ＹSは、ゲー
トA1−ＡSからの「アンド」された出力信号を増幅す
る。この増幅された信号は、Ｐ個の同一のプログラム可
能なノアゲートB1−ＢPより成るプログラム可能なノア
配列体16に送られる。高インピーダンスの反転バッファ
Z1−ＺPは、ゲートB1−ＢPからの出力を反転し、信号O1
−ＯPを発生する。ノア配列体16とインバータZ1−ＺPと
の組み合わせは、プログラム可能なオア配列体として働
く。
トA1−ＡSからの「アンド」された出力信号を増幅す
る。この増幅された信号は、Ｐ個の同一のプログラム可
能なノアゲートB1−ＢPより成るプログラム可能なノア
配列体16に送られる。高インピーダンスの反転バッファ
Z1−ＺPは、ゲートB1−ＢPからの出力を反転し、信号O1
−ＯPを発生する。ノア配列体16とインバータZ1−ＺPと
の組み合わせは、プログラム可能なオア配列体として働
く。
ゲートA1−ＡM及びB1−ＢMは、全て実質的に同様に構
成される。第３図は、FET Q11−Q1M及びQ2を含む典型
的なゲートA1を詳細に示しており、これらは第２図につ
いて上記したように構成され作動するが、FET Q11−Q1
Mの各々は、フローティングゲートメモリFETであって、
プログラム可能で且つ制御可能なスレッシュホールド電
圧を有している。プログラムされない状態においては、
FET Q11−Q1Mの各々に対するスレッシュホールド電圧
が低レベルである。プログラミング中には、幾つかのFE
T Q11−Q1Mのスレッシュホールド電圧が、典型的に、
電源電圧より高い高レベルに上昇される。これらFET
は、装置の通常の作動中にはオンにされることがなく、
それ故、実際上ゲートA1において作用しないものとされ
る。
成される。第３図は、FET Q11−Q1M及びQ2を含む典型
的なゲートA1を詳細に示しており、これらは第２図につ
いて上記したように構成され作動するが、FET Q11−Q1
Mの各々は、フローティングゲートメモリFETであって、
プログラム可能で且つ制御可能なスレッシュホールド電
圧を有している。プログラムされない状態においては、
FET Q11−Q1Mの各々に対するスレッシュホールド電圧
が低レベルである。プログラミング中には、幾つかのFE
T Q11−Q1Mのスレッシュホールド電圧が、典型的に、
電源電圧より高い高レベルに上昇される。これらFET
は、装置の通常の作動中にはオンにされることがなく、
それ故、実際上ゲートA1において作用しないものとされ
る。
電流源10は、導体LDと端子ＶDDとの間に直列に接続さ
れたエンハンスメントモードのＮチャンネル絶縁ゲート
FET Q3及びQ4で構成される。電圧VoはFET Q3のソース
に供給され、そのドレインからはA1出力信号が発生され
る。基準電圧ＶR1及びＶR2は、各々、Q3及びQ4のゲート
電極に送られる。基準電圧ＶR1及びＶR2は、VoがＶOLよ
りも約0.4ボルト高くなった時に（FET Q11−Q1Mが全て
オフになった後に）FET Q3をオフにするような値であ
る。これにより、出力Voの論理高レベルがクランプされ
る。導体LDのキャパシタンスは、出力導体A1のキャパシ
タンスからデカップリングされ、Al出力信号の切り換え
速度が高められる。
れたエンハンスメントモードのＮチャンネル絶縁ゲート
FET Q3及びQ4で構成される。電圧VoはFET Q3のソース
に供給され、そのドレインからはA1出力信号が発生され
る。基準電圧ＶR1及びＶR2は、各々、Q3及びQ4のゲート
電極に送られる。基準電圧ＶR1及びＶR2は、VoがＶOLよ
りも約0.4ボルト高くなった時に（FET Q11−Q1Mが全て
オフになった後に）FET Q3をオフにするような値であ
る。これにより、出力Voの論理高レベルがクランプされ
る。導体LDのキャパシタンスは、出力導体A1のキャパシ
タンスからデカップリングされ、Al出力信号の切り換え
速度が高められる。
又、ゲートA1は、導体LSと供給電圧ＶSSとの間に接続
されたキャパシタンスC1を有している。このキャパシタ
ンスC1は、切り換え速度を高めるように働くが、FET Q
2の動作には大きく影響しない。
されたキャパシタンスC1を有している。このキャパシタ
ンスC1は、切り換え速度を高めるように働くが、FET Q
2の動作には大きく影響しない。
好ましい実施例では、電圧ＶSS及びＶDDが、各々、０
ボルト及び4.5−5.5ボルトである。メモリFET Q11−Q1
Mの各々に対するプログラムされないスレッシュホール
ド電圧は、約1.5ボルトである。メモリFETに対するプロ
グラムされたスレッシュホールド電圧は、６ボルト以上
である。キャパシタC1は、1pFである。
ボルト及び4.5−5.5ボルトである。メモリFET Q11−Q1
Mの各々に対するプログラムされないスレッシュホール
ド電圧は、約1.5ボルトである。メモリFETに対するプロ
グラムされたスレッシュホールド電圧は、６ボルト以上
である。キャパシタC1は、1pFである。
本発明に用いた種々の素子を製造する方法は、半導体
業界で良く知られているものである。これらの素子は、
従来の絶縁ゲート半導体技術に基づいてモノリシック集
積回路で製造されるのが好ましい。
業界で良く知られているものである。これらの素子は、
従来の絶縁ゲート半導体技術に基づいてモノリシック集
積回路で製造されるのが好ましい。
本発明をその特定の実施例について説明したが、これ
は本発明を解説するためのものに過ぎず、本発明の範囲
を何等限定するものではない。例えば、上記したものと
は逆の極性の半導体素子を用いても同じ結果を得ること
ができる。一般には、ジャンクション型のFETを使用す
ることができる。以上のことから、特許請求の範囲で規
定した本発明の精神及び範囲から逸脱せずに種々の変
更、修正及び適用が当業者に明らかであろう。
は本発明を解説するためのものに過ぎず、本発明の範囲
を何等限定するものではない。例えば、上記したものと
は逆の極性の半導体素子を用いても同じ結果を得ること
ができる。一般には、ジャンクション型のFETを使用す
ることができる。以上のことから、特許請求の範囲で規
定した本発明の精神及び範囲から逸脱せずに種々の変
更、修正及び適用が当業者に明らかであろう。
第１図は、公知のノアゲートを示す回路図、 第２図は、本発明によるノアゲートの実施例を示す回路
図、そして 第３図は、本発明によるノアゲートを用いた２レベルの
プログラム可能な論理装置の実施例を示す回路図であ
る。 Q11−Q1M……FET LS、LD……導体 Vo……出力 ＶI１−ＶIM……入力 10……電流源、12……クランプ手段 Q2……FET
図、そして 第３図は、本発明によるノアゲートを用いた２レベルの
プログラム可能な論理装置の実施例を示す回路図であ
る。 Q11−Q1M……FET LS、LD……導体 Vo……出力 ＶI１−ＶIM……入力 10……電流源、12……クランプ手段 Q2……FET
フロントページの続き (72)発明者 マイケル ジョン バーグマン アメリカ合衆国 カリフォルニア州 95126 サン ホセ ウィラード ９− 5155 (72)発明者 シュー ミェン リー アメリカ合衆国 カリフォルニア州 94087 サニーヴェイル スプーンビル ウェイ 1377 (56)参考文献 特開 昭60−502183（ＪＰ，Ａ)
Claims (7)
- 【請求項１】複数の同じ極性のエンハンスメントモード
の第１電界効果トランジスタを備え、各トランジスタ
は、対応する入力電圧を受け取るゲート電極とソースと
ドレインとを有するものであり、更に、出力電圧を供給
するように上記ドレインに接続された導体と、該導体と
第１供給電圧のための端子との間に接続された電流源
と、上記ソースを第２供給電圧のための端子へ接続する
手段とを備えているゲートにおいて、上記接続手段は、
同じ極性のエンハンスメントモードの第２電界効果トラ
ンジスタを備え、そのゲート電極は上記導体に接続さ
れ、そのソースは第２の供給電圧のための端子に接続さ
れそしてそのドレインは上記第１の電界効果トランジス
タのソースに接続され、上記第２電界効果トランジスタ
は、上記第１の電界効果トランジスタの少なくとも１つ
がオンにされた時に、この第１の電界効果トランジスタ
の数に拘わりなくほぼ同じ値に出力電圧を近づけるよう
に飽和状態にされることを特徴とするゲート。 - 【請求項２】出力電圧の上記値は、上記第２の供給電圧
にほぼ近い供給電圧間にある特許請求の範囲第１項に記
載のゲート。 - 【請求項３】各々の電界効果トランジスタは、絶縁ゲー
ト電界効果トランジスタである特許請求の範囲第１項に
記載のゲート。 - 【請求項４】各々の第１の電界効果トランジスタは、プ
ログラム可能で制御可能なスレッシュホールド電圧を有
している特許請求の範囲第３項に記載のゲート。 - 【請求項５】各々の第１の電界効果トランジスタは、フ
ローティングゲート電界効果トランジスタである特許請
求の範囲第４項に記載のゲート。 - 【請求項６】複数の同じ極性のエンハンスメントモード
の第１電界効果トランジスタを備え、各トランジスタ
は、対応する入力電圧を受け取るゲート電極とソースと
ドレインとを有するものであり、更に、出力電圧を供給
するように上記ドレインに接続された導体と、該導体と
第１供給電圧のための端子との間に接続された電流源
と、上記ソースを第２供給電圧のための端子へ接続する
手段とを備えているゲートにおいて、上記接続手段は、
同じ極性のエンハンスメントモードの第２の電界効果ト
ランジスタを備え、そのゲート電極は上記導体に接続さ
れ、そのソースは第２の供給電圧のための端子に接続さ
れそしてそのドレインは上記第１の電界効果トランジス
タのソースに接続され、上記第２の電界効果トランジス
タは、上記第１の電界効果トランジスタの少なくとも１
つがオンにされた時に、この第１の電界効果トランジス
タの数に拘わりなくほぼ同じ値に出力電圧を近づけるよ
うに飽和状態とされ、出力電圧の上記値は、上記第２の
供給電圧にほぼ近い供給電圧間にあり、各々の電界効果
トランジスタは、絶縁ゲート電界効果トランジスタであ
り、各々の第１の電界効果トランジスタは、プログラム
可能で制御可能なスレッシュホールド電圧を有している
ことを特徴とするゲートと、 各ゲートの第１電界効果トランジスタに１対１で対応す
る同数の複数の第３導体と、 を具備し、各々の第３導体は、全ての対応する第１電界
効果トランジスタのゲート電極に接続されることを特徴
とするプログラム可能な配列体。 - 【請求項７】上記第３導体の各連続的な対に互いに逆極
性の電圧を供給する入力手段を備えている特許請求の範
囲第６項に記載の配列体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138027A JP2543852B2 (ja) | 1986-06-13 | 1986-06-13 | 論理低出力をクランプするノアゲ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138027A JP2543852B2 (ja) | 1986-06-13 | 1986-06-13 | 論理低出力をクランプするノアゲ−ト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298225A JPS62298225A (ja) | 1987-12-25 |
| JP2543852B2 true JP2543852B2 (ja) | 1996-10-16 |
Family
ID=15212334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61138027A Expired - Fee Related JP2543852B2 (ja) | 1986-06-13 | 1986-06-13 | 論理低出力をクランプするノアゲ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543852B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4785423A (en) * | 1987-01-22 | 1988-11-15 | Intel Corporation | Current limited epld array |
| JPH03159315A (ja) * | 1989-11-16 | 1991-07-09 | Matsushita Electric Ind Co Ltd | 多入力論理回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4538075A (en) * | 1983-09-07 | 1985-08-27 | Advanced Micro Devices, Inc. | High speed referenceless bipolar logic gate with minimum input current |
-
1986
- 1986-06-13 JP JP61138027A patent/JP2543852B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62298225A (ja) | 1987-12-25 |
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