JPS61273796A - サンプルホ−ルド回路装置 - Google Patents
サンプルホ−ルド回路装置Info
- Publication number
- JPS61273796A JPS61273796A JP61118439A JP11843986A JPS61273796A JP S61273796 A JPS61273796 A JP S61273796A JP 61118439 A JP61118439 A JP 61118439A JP 11843986 A JP11843986 A JP 11843986A JP S61273796 A JPS61273796 A JP S61273796A
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- JP
- Japan
- Prior art keywords
- amplifier
- capacitor
- differential amplifier
- output terminal
- switch
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入力端子と、少なくとも２個のスイッチと、
コンデンサと、第１差動増幅器と、反転型第２増幅器と
を具える回路配置であって、前記第２増幅器はその入力
端子を前記差動増幅器の出力端子に接続し、前記回路配
置の入力端子を第１のスイッチを経て差動増幅器の入力
端子に接続し、第２増幅器の出力端子を第２スイッチを
経て差動増幅器の入力端子に接続して成るサンプルホー
ルド回路配置に関するものである。
コンデンサと、第１差動増幅器と、反転型第２増幅器と
を具える回路配置であって、前記第２増幅器はその入力
端子を前記差動増幅器の出力端子に接続し、前記回路配
置の入力端子を第１のスイッチを経て差動増幅器の入力
端子に接続し、第２増幅器の出力端子を第２スイッチを
経て差動増幅器の入力端子に接続して成るサンプルホー
ルド回路配置に関するものである。
斯るサンプルホールド回路配置は、米国特許第３．６９
６．３０５号明細書から既知である。この回路配置の出
力電圧は、ホールド期間中差動増幅器のオフセット電圧
にほとんど影響されない。
６．３０５号明細書から既知である。この回路配置の出
力電圧は、ホールド期間中差動増幅器のオフセット電圧
にほとんど影響されない。
ここに、差動増幅器のオフセット電圧とは、差動増幅器
の出力端子に零信号を生じるような入力端子間の電圧を
意味するものである。
の出力端子に零信号を生じるような入力端子間の電圧を
意味するものである。
しかし、既知の回路配置には、標本化期間中、その出力
電圧がほぼ零ボルトにまで減少するという欠点がある。
電圧がほぼ零ボルトにまで減少するという欠点がある。
ところが、斯る回路配置を例えばデータ処理装置のメモ
リと組合せて用いる場合には、特定の標本化期間中、回
路配置の出力電圧がその直前のホールド期間におけるも
のとほぼ同一に維持されるようにすることが望まれてい
る。
リと組合せて用いる場合には、特定の標本化期間中、回
路配置の出力電圧がその直前のホールド期間におけるも
のとほぼ同一に維持されるようにすることが望まれてい
る。
本発明の目的は、ホールド期間中、出力電圧が差動増幅
器のオフセット電圧に影響されず、標本化期間中の出力
電圧を直前のホールド期間中の出力電圧にほぼ等しくす
るようにした前記サンプルホールド回路配置を提供せん
とするにある。
器のオフセット電圧に影響されず、標本化期間中の出力
電圧を直前のホールド期間中の出力電圧にほぼ等しくす
るようにした前記サンプルホールド回路配置を提供せん
とするにある。
本発明は、入力端子と、少なくとも２個のスイッチと、
コンデンサと、第１差動増幅器と、反転型第２増幅器と
を具える回路配置であって、前記第２増幅器はその入力
端子を前記差動増幅器の出力端子に接続し、前記回路配
置の入力端子を第１のスイッチを経て差動増幅器の入力
端子に接続し、第２増幅器の出力端子を第２スイッチを
経て差動増幅器の入力端子に接続して成るサンプルホー
ルド回路配置において、前記コンデンサを第１スイッチ
から差動増幅器への接続路に配置し、さらに、前記回路
配置は第３増幅器を具え、その入力端子を第３スイッチ
を経て差動増幅器の出力端子に接続し、第３増幅器の出
力端子を第４スイッチを経てコンデンサの第１スイッチ
に接続される側（電極）に接続し、第３増幅器の入力端
子および出力端子は第２コンデンサを含む分路を経て相
互接続するようにしたことを特徴とする。
コンデンサと、第１差動増幅器と、反転型第２増幅器と
を具える回路配置であって、前記第２増幅器はその入力
端子を前記差動増幅器の出力端子に接続し、前記回路配
置の入力端子を第１のスイッチを経て差動増幅器の入力
端子に接続し、第２増幅器の出力端子を第２スイッチを
経て差動増幅器の入力端子に接続して成るサンプルホー
ルド回路配置において、前記コンデンサを第１スイッチ
から差動増幅器への接続路に配置し、さらに、前記回路
配置は第３増幅器を具え、その入力端子を第３スイッチ
を経て差動増幅器の出力端子に接続し、第３増幅器の出
力端子を第４スイッチを経てコンデンサの第１スイッチ
に接続される側（電極）に接続し、第３増幅器の入力端
子および出力端子は第２コンデンサを含む分路を経て相
互接続するようにしたことを特徴とする。
本発明回路配置によれば、ホールド期間中、第３増幅器
の出力端子の電圧であるこの回路配置の出力電圧が、差
動増幅器のオフセット電圧の影響を殆んど受けず、標本
化期間中、この回路配置の出力電圧が直前のホールド期
間における出力電圧とほぼ等しくなるという利点がある
。
の出力端子の電圧であるこの回路配置の出力電圧が、差
動増幅器のオフセット電圧の影響を殆んど受けず、標本
化期間中、この回路配置の出力電圧が直前のホールド期
間における出力電圧とほぼ等しくなるという利点がある
。
本発明では、差動増幅器のオフセット電圧を除去するた
めにのみ第２増幅器を使用するという着想に基づいてい
る。また、第２コンデンサを含む分路がその両端に接続
された第３増幅器は、次の標本化期間中、出力電圧を維
持するために使用する。
めにのみ第２増幅器を使用するという着想に基づいてい
る。また、第２コンデンサを含む分路がその両端に接続
された第３増幅器は、次の標本化期間中、出力電圧を維
持するために使用する。
本発明の実施例において、前記第２増幅器および第３増
幅器を、これらの伝達特性がほぼ同一となるように構成
するようにしたことを特徴とする。
幅器を、これらの伝達特性がほぼ同一となるように構成
するようにしたことを特徴とする。
この改良には、標本化期間およびホールド期間のそれぞ
れと一致させて第２増幅器および第３増幅器を交互に用
いる場合に、これら雨期間において差動増幅器のオフセ
ット電圧をほぼ等しくするという利点がある。又、これ
は標本化期間中、第３増幅器の出力端子における電圧が
このオフセット電圧に実際に影響を受けないことも意味
する。
れと一致させて第２増幅器および第３増幅器を交互に用
いる場合に、これら雨期間において差動増幅器のオフセ
ット電圧をほぼ等しくするという利点がある。又、これ
は標本化期間中、第３増幅器の出力端子における電圧が
このオフセット電圧に実際に影響を受けないことも意味
する。
図面につき本発明の詳細な説明する。
第１図に示す本発明のサンプルホールド回路配置は入力
端子１を具え、この端子１をコンデンサ３の端子Ａにス
イッチ２を経て接続し、このコンデンサの他方の端子Ｂ
を差動増幅器５の非反転入力端子４に接続する。この差
動増幅器の反転入力端子６を基準電圧ｖ、Ｉの点に接続
する。差動増幅器の出力端子を反転型第２増幅器８の入
力端子にスイッチ７を経て接続し、前記増幅器８の出力
端子をコンデンサ９によりその入力端子に接続する。
端子１を具え、この端子１をコンデンサ３の端子Ａにス
イッチ２を経て接続し、このコンデンサの他方の端子Ｂ
を差動増幅器５の非反転入力端子４に接続する。この差
動増幅器の反転入力端子６を基準電圧ｖ、Ｉの点に接続
する。差動増幅器の出力端子を反転型第２増幅器８の入
力端子にスイッチ７を経て接続し、前記増幅器８の出力
端子をコンデンサ９によりその入力端子に接続する。
この出力端子を、さらに差動増幅器の非反転入力端子４
にスイッチ１０を経て接続する。
にスイッチ１０を経て接続する。
次に、差動増幅器５の出力端子を反転型第３増幅器１２
の入力端子にスイッチ１１を経て接続し、この増幅器１
２はその出力端子１３をその入力端子にコンデンサＩ４
を経て接続する。前記出力端子を、さらにコンデンサ３
の端子Ａにスイッチ１５を経て接続する。出力端子１３
に接続される出力端子１６は、本回路配置の出力端子で
ある。
の入力端子にスイッチ１１を経て接続し、この増幅器１
２はその出力端子１３をその入力端子にコンデンサＩ４
を経て接続する。前記出力端子を、さらにコンデンサ３
の端子Ａにスイッチ１５を経て接続する。出力端子１３
に接続される出力端子１６は、本回路配置の出力端子で
ある。
以下に本発明の回路配置の動作を説明する。アナログ電
圧Ｖｌｔｌを入力端子ｌに印加する。標本化期間中、ス
イッチ２．７および１０を閉成し、他のスイッチを開放
する。ホールド期間中、スイッチ１１および１５を閉成
し、他のスイッチを開放させる。
圧Ｖｌｔｌを入力端子ｌに印加する。標本化期間中、ス
イッチ２．７および１０を閉成し、他のスイッチを開放
する。ホールド期間中、スイッチ１１および１５を閉成
し、他のスイッチを開放させる。
標本化期間では、増幅器５は増幅器８に接続されて、電
圧フォロワを形成する。したがってコンデンサ３の端子
Ｂの電位がＶ、＋Ｖ。ｆｆｓ。１となり、この■。ｆｆ
ｓ＠Ｌは差動増幅器５のオフセット電圧である。また、
コンデンサ３の端子Ａの電位はＶＩＮであるため、コン
デンサ３の両端における電圧はＶ ＩＮ （ＶＲ＋
Ｖｏｒｒｇ＊ｔ）となる。
圧フォロワを形成する。したがってコンデンサ３の端子
Ｂの電位がＶ、＋Ｖ。ｆｆｓ。１となり、この■。ｆｆ
ｓ＠Ｌは差動増幅器５のオフセット電圧である。また、
コンデンサ３の端子Ａの電位はＶＩＮであるため、コン
デンサ３の両端における電圧はＶ ＩＮ （ＶＲ＋
Ｖｏｒｒｇ＊ｔ）となる。
続くホールド期間では、増幅器８を増幅器５から断路し
、増幅器１２を増幅器５に接続する。したがって、コン
デンサ３の端子Ａ（第１図参照）が第３増幅器１２の出
力端子１３に接続されるため、差動増幅器５への入力電
圧が変化する。しかし、コンデンサ３の電荷は同一に維
持させる。
、増幅器１２を増幅器５に接続する。したがって、コン
デンサ３の端子Ａ（第１図参照）が第３増幅器１２の出
力端子１３に接続されるため、差動増幅器５への入力電
圧が変化する。しかし、コンデンサ３の電荷は同一に維
持させる。
出力端子１３の電位即ち出力端子１６の電位は、端子Ｂ
の電位が標本化期間中の値に回復するまで変化する。こ
れは、コンデンサ３の端子Ａの電位即ち出力端子１６の
電位が前のホールド期間中の電圧値ＶＩＮに回復するこ
とをも意味している。
の電位が標本化期間中の値に回復するまで変化する。こ
れは、コンデンサ３の端子Ａの電位即ち出力端子１６の
電位が前のホールド期間中の電圧値ＶＩＮに回復するこ
とをも意味している。
コンデンサ１４を設けることにより、出力端子１６の電
圧■、が次の標本化期間中維持される。この動作を第２
図につき説明する。
圧■、が次の標本化期間中維持される。この動作を第２
図につき説明する。
この第２図は、本発明の実施例を示し、第１図の素子と
対応する回路素子には同一符号を付して示す。コンデン
サを含む３個の増幅器を個々のブロックで示す。
対応する回路素子には同一符号を付して示す。コンデン
サを含む３個の増幅器を個々のブロックで示す。
差動増幅器５は差動対として配設された２個のＮチャン
ネルＭＯＳトランジスタ３４．３５を具え、これらのソ
ース共通端子を電流発生源３６を経て負の給電端子３１
に接続する。トランジスタ３４のゲートをコンデンサ３
に接続し、トランジスタ３５のゲートを基準電圧ｖ、Ｉ
の点に接続する。トランジスタ３４のドレインを差動増
幅器５の出力端子に、ＰチャンネルＭＯＳトランジスタ
３２．３３を具えるカレント・ミラー回路を経て接続し
、トランジスタ３５のドレインを前記出力端子に直接接
続する。スイッチ７により前記出力端子を、電流発生源
４１が負荷されたＰチャンネルＭＯＳ ）ランジスタ４
０を具える増幅器８の入力端子に接続することができる
。この増幅器の出力端子を直列配置の抵抗３７およびコ
ンデンサ９を経て入力端子に帰還する。抵抗３７は増幅
器の安定性を改善するために使用する。
ネルＭＯＳトランジスタ３４．３５を具え、これらのソ
ース共通端子を電流発生源３６を経て負の給電端子３１
に接続する。トランジスタ３４のゲートをコンデンサ３
に接続し、トランジスタ３５のゲートを基準電圧ｖ、Ｉ
の点に接続する。トランジスタ３４のドレインを差動増
幅器５の出力端子に、ＰチャンネルＭＯＳトランジスタ
３２．３３を具えるカレント・ミラー回路を経て接続し
、トランジスタ３５のドレインを前記出力端子に直接接
続する。スイッチ７により前記出力端子を、電流発生源
４１が負荷されたＰチャンネルＭＯＳ ）ランジスタ４
０を具える増幅器８の入力端子に接続することができる
。この増幅器の出力端子を直列配置の抵抗３７およびコ
ンデンサ９を経て入力端子に帰還する。抵抗３７は増幅
器の安定性を改善するために使用する。
増幅器１２は、ＰチャンネルＭＯＳ ）ランジスタ５３
を具え、このトランジスタは、スイッチ１１が閉成して
いる場合に、増幅器５の出力端子により直接駆動される
。ＮチャンネルＭＯＳトランジスタ５５を、トランジス
タ５３と直列に配置し、トランジスタ５３と逆位相で駆
動する。この目的のため、増幅器１２は、Ｐチャンネル
ＭＯＳ ）ランジスタ５１および５２を有する第１カレ
ント・ミラー回路を具える。この第１カレント・ミラー
回路の電流利得は、例えば２とする。このカレント・ミ
ラー回路の入力端子を電流発生源５６と、トランジスタ
５３に並列に配設されたＰチャンネルＭＯＳトランジス
タ５０のドレインとに接続する。このトランジスタ５０
の面積は、例えば、トランジスタ５３の面積の１１５と
する。第１カレント・ミラー回路の出力端子を、トラン
ジスタ５４．５５を有する第２カレント・ミラー回路の
入力端子に接続する。この第２カレント・ミラー回路の
電流利得は、例えば１０とする。増幅器１２の出力端子
１３を増幅器１２の入力端子に、直列配置の抵抗５７お
よびコンデンサ１４を経て接続する。抵抗５７は増幅器
の安定性を改善するために使用する。
を具え、このトランジスタは、スイッチ１１が閉成して
いる場合に、増幅器５の出力端子により直接駆動される
。ＮチャンネルＭＯＳトランジスタ５５を、トランジス
タ５３と直列に配置し、トランジスタ５３と逆位相で駆
動する。この目的のため、増幅器１２は、Ｐチャンネル
ＭＯＳ ）ランジスタ５１および５２を有する第１カレ
ント・ミラー回路を具える。この第１カレント・ミラー
回路の電流利得は、例えば２とする。このカレント・ミ
ラー回路の入力端子を電流発生源５６と、トランジスタ
５３に並列に配設されたＰチャンネルＭＯＳトランジス
タ５０のドレインとに接続する。このトランジスタ５０
の面積は、例えば、トランジスタ５３の面積の１１５と
する。第１カレント・ミラー回路の出力端子を、トラン
ジスタ５４．５５を有する第２カレント・ミラー回路の
入力端子に接続する。この第２カレント・ミラー回路の
電流利得は、例えば１０とする。増幅器１２の出力端子
１３を増幅器１２の入力端子に、直列配置の抵抗５７お
よびコンデンサ１４を経て接続する。抵抗５７は増幅器
の安定性を改善するために使用する。
電流発生源５６からの電流を、２５μ八とする場合には
、抵抗５７およびコンデンサ１４を経て負帰還すること
により、入力端子の電圧は、トランジスタ５３および５
５を流れる零入力電流がほぼ１００μＡとなるような電
圧となる。電流発生源５６からの電流をトランジスタ５
０および５１の間で適宜分配して、トランジスタ５０に
流れる電流が５０μＡとなるようにする。増幅器１２の
入力端子に印加される電圧は、トランジスタ５０が遮断
され且つトランジスタ５１に電流発生源５６からの全電
流が流れるようになるまで増大させることができる。し
たがって、最大出力電流は５００μ八となり、この電流
は、零入力電流と比べて大きなものとなる。
、抵抗５７およびコンデンサ１４を経て負帰還すること
により、入力端子の電圧は、トランジスタ５３および５
５を流れる零入力電流がほぼ１００μＡとなるような電
圧となる。電流発生源５６からの電流をトランジスタ５
０および５１の間で適宜分配して、トランジスタ５０に
流れる電流が５０μＡとなるようにする。増幅器１２の
入力端子に印加される電圧は、トランジスタ５０が遮断
され且つトランジスタ５１に電流発生源５６からの全電
流が流れるようになるまで増大させることができる。し
たがって、最大出力電流は５００μ八となり、この電流
は、零入力電流と比べて大きなものとなる。
すでに第１図につき説明したように、スイッチ７および
１１を交互に適宜閉成して、電圧がコンデンサ９および
コンデンサ１４に交互に供給されるようにする。
１１を交互に適宜閉成して、電圧がコンデンサ９および
コンデンサ１４に交互に供給されるようにする。
コンデンサ１４に印加される電圧は、標本化帰還中、そ
の値に保持される。したがって、出力端子１３における
電位は標本化期間中保持される。
の値に保持される。したがって、出力端子１３における
電位は標本化期間中保持される。
本例において、基準電圧■、をほぼ５ｖとした場合の回
路構成部品の数値例を以下に示す。
路構成部品の数値例を以下に示す。
コンデンサ３−−−−−−−−−−−一約１０ＰＦコン
デンサ９−−−−−−−−−−−一約１０ｐＦコンデン
サ１４−−−−−−−−−−−一約１０ｐＦ抵抗 ３７
−−−−−−−−−−−−約２０にΩ抵 抗 ５６−−
−−−−−−−−−−約２０にΩ電流発生源３６および
４１−−−−一約２０μＡスイッチ２，７．１０および
１５は、例えば固体スイッチング装置とすることもでき
る。スイッチ２および１５を組合せて切換スイッチを形
成することもできる。
デンサ９−−−−−−−−−−−一約１０ｐＦコンデン
サ１４−−−−−−−−−−−一約１０ｐＦ抵抗 ３７
−−−−−−−−−−−−約２０にΩ抵 抗 ５６−−
−−−−−−−−−−約２０にΩ電流発生源３６および
４１−−−−一約２０μＡスイッチ２，７．１０および
１５は、例えば固体スイッチング装置とすることもでき
る。スイッチ２および１５を組合せて切換スイッチを形
成することもできる。
第２図の例において、反転増幅器８のスイッチオン状態
において、差動増幅器のオフセット電圧を、増幅器１２
のスイッチオン状態におけるものにほぼ等しくする。こ
れは、増幅器８および１２の伝達特性がほぼ同一である
ためである。
において、差動増幅器のオフセット電圧を、増幅器１２
のスイッチオン状態におけるものにほぼ等しくする。こ
れは、増幅器８および１２の伝達特性がほぼ同一である
ためである。
図に示す回路配置により、（端子ｌでの）アナログ電圧
を、（端子１６での）標本化電圧に変換し、この電圧変
換は、差動増幅器５のオフセット電圧に極めて影響され
易く、一方では、標本化期間中、標本化電圧が直前のホ
ールド期間における電圧値に維持される。
を、（端子１６での）標本化電圧に変換し、この電圧変
換は、差動増幅器５のオフセット電圧に極めて影響され
易く、一方では、標本化期間中、標本化電圧が直前のホ
ールド期間における電圧値に維持される。
第１図は本発明のサンプルホールド回路の基本回路図、
第２図は第１図に示すサンプルホールド回路配置の実施
例を示す詳細回路図である。
例を示す詳細回路図である。
Claims (1)
- 【特許請求の範囲】 １、入力端子と、少なくとも２個のスイッチと、コンデ
ンサと、第１差動増幅器と、反転型第２増幅器とを具え
る回路配置であって、前記第２増幅器はその入力端子を
前記差動増幅器の出力端子に接続し、前記回路配置の入
力端子を第１のスイッチを経て差動増幅器の入力端子に
接続し、第２増幅器の出力端子を第２スイッチを経て差
動増幅器の入力端子に接続して成るサンプルホールド回
路配置において、前記コンデンサを第１スイッチから差
動増幅器への接続路に配置し、さらに、前記回路配置は
第３増幅器を具え、その入力端子を第３スイッチを経て
差動増幅器の出力端子に接続し、第３増幅器の出力端子
を第４スイッチを経てコンデンサの第１スイッチに接続
される側（電極）に接続し、第３増幅器の入力端子およ
び出力端子は第２コンデンサを含む分路を経て相互接続
するようにしたことを特徴とするサンプルホールド回路
配置。 ２、前記第２増幅器および第３増幅器を、これらの伝達
特性がほぼ同一となるように構成するようにしたことを
特徴とする特許請求の範囲第１項記載のサンプルホール
ド回路配置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8501492 | 1985-05-24 | ||
| NL8501492A NL8501492A (nl) | 1985-05-24 | 1985-05-24 | Bemonster- en houd-schakelinrichting. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61273796A true JPS61273796A (ja) | 1986-12-04 |
| JPH0634359B2 JPH0634359B2 (ja) | 1994-05-02 |
Family
ID=19846036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61118439A Expired - Lifetime JPH0634359B2 (ja) | 1985-05-24 | 1986-05-24 | サンプルホ−ルド回路装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US4672239A (ja) |
| EP (1) | EP0205201B1 (ja) |
| JP (1) | JPH0634359B2 (ja) |
| KR (1) | KR940010421B1 (ja) |
| CA (1) | CA1246158A (ja) |
| DE (1) | DE3667350D1 (ja) |
| NL (1) | NL8501492A (ja) |
| SG (1) | SG87390G (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216205A (ja) * | 2005-02-07 | 2006-08-17 | Denso Corp | サンプルホールド回路 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4962325A (en) * | 1988-09-09 | 1990-10-09 | Analog Devices, Inc. | Sample-hold amplifier circuit |
| DE69014414T2 (de) * | 1989-05-29 | 1995-06-14 | Philips Electronics Nv | Abtast- und Halteanordnung. |
| WO1991005350A1 (en) * | 1989-09-26 | 1991-04-18 | Analog Devices, Inc. | Current mode sample-and-hold amplifier |
| US5495192A (en) * | 1992-02-10 | 1996-02-27 | Yozan Inc. | Sample hold circuit |
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| US4764689A (en) | 1988-08-16 |
| EP0205201B1 (en) | 1989-12-06 |
| CA1246158A (en) | 1988-12-06 |
| SG87390G (en) | 1990-12-21 |
| KR940010421B1 (ko) | 1994-10-22 |
| NL8501492A (nl) | 1986-12-16 |
| JPH0634359B2 (ja) | 1994-05-02 |
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