KR0161512B1 - 적분기 회로 - Google Patents

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KR0161512B1
KR0161512B1 KR1019900006595A KR900006595A KR0161512B1 KR 0161512 B1 KR0161512 B1 KR 0161512B1 KR 1019900006595 A KR1019900006595 A KR 1019900006595A KR 900006595 A KR900006595 A KR 900006595A KR 0161512 B1 KR0161512 B1 KR 0161512B1
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배리 휴즈 죤
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프레데릭 얀 스미트
필립스 일렉트로닉스 엔.브이.
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Abstract

내용없음.

Description

적분기 회로
제1도는 순방향 공급 입력을 가지는 연속 시간 RC 활성 적분기의 회로선도.
제2도는 순방향 공급 입력을 가지고 스위치된 캐패시터 적분기의 회로선도.
제3도는 본 발명에 따른 적분기의 제1실시예의 회로선도.
제4도는 본 발명에 따른 적분기의 제2실시예의 회로선도.
제5도는 본 발명에 따른 적분기의 제3실시예의 회로선도.
본 발명은 샘플된 전기, 전류 형태를 갖는 입력 신호를 적분시키는 적분기 회로에 관한 것으로, 적분기는 출력 신호를 이용하는 출력 수단이다. 입력 신호를 수신하는 입력 수단을 가지며, 제1 및 제2전류 메모리 셀과, 제1전류 메모리 셀의 출력을 제2전류 메모리 셀의 입력에 접속시키는 수단과, 제2전류 메모리 셀의 제1출력을 제1전류 메모리 셀의 입력에 접속시키는 수단과, 적분기의 입력 수단을 제1 및 제2전류 메모리 셀의 입력에 접속시키는 수단과, 제2전류 메모리 셀의 제2출력과 적분기의 출력을 접속시키는 수단을 구비하며, 상기 제1전류 메모리 셀은 선행 샘플 주기의 제2부분동안 입력축에 인가된 전류에 관련된 전류를 각 샘플링 주기의 제1부분동안 출력측에서 발생하도록 배열되고, 제2전류 메모리 셀은 샘플링 주기의 제1부분동안 입력측에 인가된 전류에 관계된 서류를 각 샘플링 주기의 제2부분동안 출력측에서 발생하도록 배열된다.
이러한 적분기 회로는 영국 특허 출원 No. 8721758(PHB33385), 8721759(PHB33386), 8729987(PHB33426), 8815668.2(PHB33477), 882866.1(PHB33512) 및 8828667.9(PHB33514)에 기술되어 있으며 참조로 본원에 포함된다. 또한 상기 적분기 회로는 1989. 2. 17. J.B. Hughes, N.C. Bird 및 I.C. Mccbeth에 의해 명칭이 Switched Currents-A New Technique for Analague Sanpled Data signal Processing인 전기 전자 학회에 제출된 논문에 공지되어 있다. 상기 적분기 회로는 스위치된 전류 기술로 불리우는 기술을 사용하는 회로와 스위치된 전류 회로로 불리우는 기술을 사용하는 회로를 고안하는 다수의 모듈중 하나이다. 전술한 논문 및 특허 명세서에 기술된 바와 같이, 스위치된 전류 회로는 스위치된 캐패시터 회로같은 다른 샘플된 데이타 처리 회로에서 다양한 장점을 가지나 스위치된 캐패시터 회로 고안에 사용되는 많은 수학적 기술을 필요로 한다.
연속 시간 활성 R.C. 필터 및 스위치된 캐패시터 필터의 디자인에서, 순방향 공급 설비는 종종 4차의 무손실 래더 필터 합성을 필요로 한다. 이것은 비-스위치된 캐패시터를 사용하는 활성 R.C. 필터와 스위치된 캐패시터 필터에서 달성된다. 그러나, 스위치된 전류 회로에서, 정확하게 한정된 선형 캐패시터용 설비는 없으며, 이러한 용량성 순방향 공급 설비는 제공되지 않는다.
본 발명의 목적은 스위치된 전류 회로에서 적분기를 통해 순방향 공급 신호를 제공하는 것이다.
본 발명은 서두에 기술된 적분기 회로를 제공하는 것이며 상기 적분기 회로는 다른 입력 신호를 수신하는 다른 입력을 구비하며 상기 다른 입력은 최소한 각 샘플링 주기의 제2부분동안 제2전류 메모리 셀의 입력과 최소한 각 샘플링 주기의 제1부분동안 제2전류 메모리 셀의 입력에 접속되는 특징이 있다.
이것은 4차의 무손실 래더 합성은 스위치된 전류 기술을 사용하여 달성되도록 순방향 공급 설비가 스위치된 전류 적분기에 포함되는 것을 가능케한다. 그 결과, 활성 RC 및 스위치된 캐패시터 회로로부터 스위치된 회로까지의 직접 맵핑이 가능하다.
다른 입력은 각 샘플링 주기의 제2부분동안만 단락된 제1스위치를 통해 제1전류 메모리 셀과, 각 샘플링 주기의 제1부분동안만 단락된 제2스위치를 통해 제2전류 메모리 셀에 접속될 수도 있으며, 제1 및 제2부분은 오버랩핑하지 않는다.
이것은 단일 순방향 공급 전류 입력이 제공되는 것을 가능케하며, 두개의 동일 전류가 순방향 공급 입력 수단에 제공되는 필요성을 제거한다. 전류는 적분기가 활성화하는 필요한 시간에서만 적분기의 필요 부분에 제공된다.
제1 및 제2전류 메모리 셀은 다이오드 접속된 전계효과 트랜지스터와, 입력 브랜치와 제2전계 효과 트랜지스터를 구비한 출력 브랜치를 갖는 전류 미러 회로와, 다이오드 접속 및 게이트 전극과 제2전계효과 트랜지스터를 접속시키는 스위칭 수단과, 제2전계효과 트랜지스터에 관련되어 스위칭 수단이 개방되었을 때 제2전계효과 트랜지스터를 통해 흐르는 전류를 유지하는 전압 저장 수단을 구비할 수 있다.
이것은 전류를 저장하는 용이한 수단을 제공하며, 다음과 같은 장점을 가진다. 즉, 출력 전류는 샘플링 주기를 통해 실질적으로 이용가능하며, 트랜지스터의 채널 폭/길이 비율을 적절히 선택함으로써 입력 전류에 필요되는 관계를 가질 수 있다. 메모리 셀의 또다른 형태는 입력 전류를 측정하며 출력 전류를 제공하는 단일 트랜지스터를 사요한다. 이것은 장치의 부정합을 제거하는 장점이 있다. 그러나, 물론 입력 및 출력 전류가 동일하지 않은 곳에서 사용되지 못하며 분가하여 출력 전류가 이용가능하지 못하면 입력 전류는 샘플된다.
입력 수단은 제1 및 제2입력 단자를 구비하며, 상기 제1입력 단자는 제1전류 메모리 셀의 입력에 접속되며, 제2입력 단자는 각 샘플링 주기의 제1부분동안만 단락되는 스위칭 수단을 통해 제2전류 메모리 셀의 입력에 접속된다.
이것으로 다른 순방향 공급 입력을 갖는 쌍일차 적분기의 제공이 가능해진다. 상기 적분기는 제1전류 메모리 셀의 입력에 바이어스 전류를 제공하기 위한 제1전류원과 제2전류 메모리 셀의 제1 및 제2출력을 감산하기 위해 적당히 스케일된 바이어스 전류를 제공하는 제2전류원을 포함한다.
이것은 전류 메모리 셀의 입력 다이오드가 역바이어스되는 것이 방지되기 때문에 양방향성 입력 전류를 처리할 수 있다. 따라서 상기 적분기는 양방향성 입력 전류를 수용하여 처리하고 양방향성 출력 전류를 발생한다. 상기 방법에서 상기 적분기는 신호 처리 시스템 내에서 일체 완비된 모듈이 되며 바이어스 전류는 모듈 사이를 통과할 필요가 없다.
본 발명의 실시예는 첨부한 도면을 참고로 하여, 예에 의해 상세히 설명되어진다.
제1도는 순방향 공급 신호 접속을 가지는 공지된 연속 시간 적분기를 도시한다. 상기 적분기는 저항 R을 통해 증폭기 A의 반전 입력에 접속된 제1입력(1)을 포함한다. 제2입력(2)은 캐패시터(C1)을 통해 증폭기 A의 반전 입력에 접속된 반면 캐패시터(C0)는 증폭기 A의 반전 입력과 출력 사이에 접속되어 있다. 증폭기 A의 출력은 출력 단자(3)에 접속된 반면 비반전 입력은 접지에 접속되어 있다. 기술에 숙련된 사람에게 공지된 바와 같이, 제1도에 도시된 장치에 의해 발생된 출력 전압은 다음식에 의해 주어진다.
Figure kpo00002
여기서 V0(S)는 단자(3)에서의 출력 전압이고, V1(S)는 단자(1)에서의 입력 전압 V2(S)는 단자(2)에서의 입력 전압이다. 상기 제1항은 입력 전압 V1의 이상적 적분에 대응하며 제2항은 입력 전압 V2의 순방향 공급에 대응한다. 상기 순방향 공급은 역신호 및 계수
Figure kpo00003
에 의한 V2스케일링이 수반된다.
제2도는 제1도에 도시된 회로와 같이 같은 기능을 수행하는 공지된 스위치 캐패시터 회로를 도시한다. 제2도에 도시된 회로는 캐패시터 C2의 조합과 4개의 스위치 S1내지 S4에 의해 저항 R에 효과적으로 대체된다. 상기 스위치 S1및 S3는 각 샘플링 주기의 제1위상 Ø1동안 단락되며 스위치 S2및 S4는 비중첩된 각 샘플링 주기의 제2위상 Ø2동안 단락된다. 기술에 숙련된 사람에게 공지된 바와 같이 제2도에 도시된 장치에 의해 발생된 출력 전압은 다음과 같이 주어진다.
Figure kpo00004
다시 제1항은 입력 전압 V1의 이상적 적분에 대응되는 반면 제2항은 입력 전압 V2의 순방향 공급에 대응한다. 상기 순방향 공급은 역 신호와 계수
Figure kpo00005
에 의한 V2스케일링이 수반된다.
그러한 장치는 알.그레고리언 및 지.테메에 의해 쓰여진 신호 처리를 위한 아날로그 MOS 집적 회로의 283페이지에서 보는 바와 같이, 전달 특성으로 전달 제로를 창출하기 위한 4차의 무손실 래더 필터 합성에 사용된다.
제3도는 스위치 전류 적분기에서 순방향 공급 신호 기능을 수행하기 위한 장치를 도시한다. 제3도의 장치는 p-채널 전계효과 트랜지스터 T33의 드레인 및 게이트 전극과 n-채널 전계효과 트랜지스터 T32의 드레인 전극 접합부에 접속된 제1입력(31)을 가진다. 전류원(34)은 n-채널 전계효과 트랜지스터 T31의 드레인 및 게이트 전극과 정극성 공급(35) 사이에 연결되어 있으며 상기 트랜지스터의 소스 전극은 부극성 공급 레일(36)에 접속되어 있다. 상기 트랜지스터 T31의 게이트 전극은 스위치 S31을 통해 트랜지스터 T32의 게이트 전극에 접속되어 있다. 상기 트랜지스터 T33의 게이트 전극은 스위치 S32를 통해 2개의 다른 p-채널 전계효과 트랜지스터 T34 및 T35의 게이트 전극에 접속되어 있다. 상기 트랜지스터 T33, T34 및 T35의 소스 전극은 정극성 공급 레일(35)에 접속되어 있다. 캐패시터 C31은 부극성 공급 레일(36)과 트랜지스터 T32의 게이트 전극 사이에 접속되어 있는 반면 캐패시터 C32는 정극성 공급 레일(35)과 트랜지스터 T34의 게이트 전극 사이에 접속되어 있다. 실제로 상기 캐패시터 C31 및 C32는 엔터티 분리보다는 차라리 트랜지스터 T32 및 T34의 고유의 게이트-소스 캐패시턴스에 의해 형성된다.
상기 트랜지스터 T34의 드레인 전극은 트랜지스터 T31의 드레인 전극과 다른 n-채널 전계효과 트랜지스터 T36의 드레인 전극에 접속되는 반면 트랜지스터 T35의 드레인 전극은 출력 단자(33)과 n-채널 전계효과 트랜지스터 T37의 드레인 전극에 접속된다. 전류원(37)은 정극성 공급 레일(35)과 n-채널 전계효과 트랜지스터 T38의 드레인 전극에 접속된다. 상기 트랜지스터 T38의 게이트 전극은 트랜지스터 T36 및 T37의 게이트 전극에 접속되는 반면 트랜지스터 T32, T36, T37, T38의 소스 전극은 부극성 공급 레일(36)에 접속된다. 다른 입력 단자(32)는 스위치 S33을 통해 트랜지스터 T33 및 T32의 드레인 전극 접합부에 그리고 S34를 통해 트랜지스터 T31의 드레인 전극에 접속된다.
제3도에서 상기 트랜지스터 T31 및 T32, 스위치 S31 및 캐패시터 C31은 제1전류 메모리 셀을 형성한다. 입력 단자(31)는 적분기 입력 수단을 형성하며 적분된 전류 i가 인가된다. 입력 단자(32)는 다른 입력을 형성하며 순방향 공급 신호
Figure kpo00006
가 인가된다. 상기 제2전류 메모리 셀은 트랜지스터 T33, T34 및 T35, 스위치 S32 및 캐패시터 C32에 의해 형성된다.
제2전류 메모리 셀의 제1출력은 트랜지스터 T34의 드레인 전극으로부터 취해지며, 트랜지스터 T34는 이상적 적분기를 이루기 위해 트랜지스터 T33와 동일한 게이트 폭/길이 비율을 갖는다. 로시 적분기가 요구된다면, 트랜지스터 T34의 게이트 폭/길이 비율은 트랜지스터 T34의 드레인 전극에서 발생된 전류가 트랜지스터 T33에 인가된 전류의 원하는 만큼의 부분이 되도록 적절히 선택된다. 제2전류 메모리 셀의 제2출력은 트랜지스터 T35의 드레인 전극으로부터 취해지며 트랜지스터 T35의 게이트 폭/길이 비율은 원하는 이득 상수를 제공하도록 선택된다. 트랜지스터 T36, T37, T38는 전류 미러 회로를 형성하며, 이 회로는 제2전류 메모리 셀의 제1 및 제2출력으로부터 적당한 바이어스 전류를 감산하도록 배치되어 단지 신호 전류만이 적분기 출력(33) 및 제1전류 메모리 셀의 입력에 공급된다.
작동시, 전류 i1는 입력(31)에 인가되고, 전류
Figure kpo00007
i2는 입력(32)에 인가되며, 출력 전류 i0는 출력(33)에서 발생된다고 가정한다. 또한, 전류원(34 및 37) 각각은 전류 미러 및 전류 메모리 회로의 입력 다이오드에 역바이어스를 가하지 않고도 입력 전류가 양 방향성이 될 수 있도록 전류 j를 발생시킨다고 가정한다. 또한, 전류 미러 및 전류 메모리 회로에 의해 발생된 전류 비율은 제3도에 도시된 바와 같으며, 스위치 S32 및 S33는 각 샘플링 주기의 제1위상 Ø1동안 단락되고 스위치 S31 및 S34는 각 샘플링 주기의 제2, 비중첩 위상 Ø2동안 단락된다고 가정한다. 샘플링 주기 n-1의 위상 Ø2동안
Figure kpo00008
이며, 여기서 I2는 트랜지스터 T32에 의해 발생된 전류이다.
샘플링 주기 n의 위상 Ø1동안에 트랜지스터 T34에 의해 발생되는 전류 I3는
Figure kpo00009
으로 주어진다.
Figure kpo00010
이며,
Z영역으로 변환하면
Figure kpo00011
이다.
식(3)은 식(2)으로 바로 맵되며 따라서 첫번째 값은 입력 전류 i1의 이상적 적분에 대응하는 반면 두번째 값은 입력 전류 i2의 순방향 공급에 대응한다. 상기 순방향 공급에는 상수 B에 의한 i2의 스케일링 및 신호 반전이 수반된다. 본 기술에 숙련된 사람이면 손쉽게 알 수 있는 바와 같이 제3도에 도시된 적분기는 역방향 에우러(Euler) 적분기이다.
제4도에 도시된 장치는 순방향 에우러 이상 적분기의 입력(31)에 인가된 입력 전류 i1와 출력(33)으로부터 유도된 출력 전류 i0사이에 전달 함수를 제공한다. 상기 장치는 입력(31)이 트랜지스터 T32 및 T33의 드레인 전극들의 접합점에 연결되는 대신 전류원(34)과 트랜지스터 T31의 드레인 전극의 접합점에 연결된다는 점에서 제3도에 도시된 장치와 다르다.
제3도의 장치에 대한 것과 동일한 가정을 이용하여, 유사한 분석이 실행될 수 있다. 샘플링 주기 n-1의 위상 Ø2동안 트랜지스터 T32에 의해 발생되는 전류 I2는
Figure kpo00012
의 관계식으로 규정된다.
샘플링 주기 n의 위상 Ø1동안 트랜지스터 T34에 의해 발생되는 전류 I3는
Figure kpo00013
의 관계식으로 규정된다.
또한
Figure kpo00014
이다.
첫번째 값은 순방향 에울러 이상 적분기 전달 함수에 대응하며 두번째 값은 상수 B로 스케일되고 반전된 입력(32)으로 인가되는 입력 전류 i2의 순방향 공급이라는 것을 알 수 있다.
제5도는 입력(32)으로부터의 순방향 공급 및 이상적인 쌍일차 적분 기능을 행하는 장치를 보인 것이다. 제4도에 보인 장치와 제5도에 보인 장치의 차이점은 또다른 입력 단자(38)가 추가되었다는 것으로, 이 입력 단자는 또다른 스위치 S35를 통해 트랜지스터 T32와 T33의 드레인 전극 접합부에 연결된다.
이 장치의 동작은 스위치 S35가 위상 Ø1에서 단락되며, 입력(38)에 전류 i가 공급되고 입력(31)에 전류 -i1이 공급된다는 가정하에서 다음과 같이 분석될 수 있다.
샘플링 주기 n-1의 위상 Ø2에서, 트랜지스터 T32에 의해 발생되는 전류 I2는관계식
Figure kpo00015
으로 명시된다.
샘플링 주기 n의 위상 Ø1에서, 트랜지스터 T34에 의해 생성되는 전류 I3는 관계식
Figure kpo00016
로 명시되며, 또한
Figure kpo00017
Figure kpo00018
이다.
제1식은 이상 쌍일차 적분기 전달 함수에 해당되며, 제2항은 인자 B에 의해 스케일링되고 그리고 반전되는, 입력(32)에 인가되는 입력 전류 i2의 순방향 공급에 해당됨을 알 수 있을 것이다.
본 발명의 범주를 벗어남이 없이도 본 도면에 보인 적분기 회로에 여러가지 변형이 만들어질 수 있다. 예컨데, 만일 두 전류 i2가 이용가능한 경우, 입력(32)는 스위치 S33 및 S34를 분할 제거할 수 있다. 예컨데, 입력 전류를 제공하는 단계에서, 전류 반사 회로의 다중 출력으로부터 두 전류가 유도될 수 있다. 이 기술은 전술한 하나 이상의, 현재 공동 계류중인 출원에서 상술된 적분기와는 완전히 다른 것에도 적용될 수 있으며, 신호 전류를 전도하기 위해 단지 단일 극성 장치만을 사용하는 것에도 적용될 수 있다. 전류 컨베이어를 사용하는 적분기 역시 본 발명에 적용 가능하다. 예컨데, 영국특허출원 제 8816072호(PHB 33477)의 제7도 내지 제9도에 보인 바와 같은 적당한 적분기의 설계에 있어서 다른 형태의 전류 메모리 셀이 사용될 수 있다.
주지 사항으로써, 본 도면에 보인 전류 메모리 셀 및 전류 반사 회로는 매우 간단한 기본적인 형태로 나타냈다. 만일 최대 성능이 요구되는 경우, 다수의 엔헨스먼트가 사용될 수 있다. 여기에는 캐스코드로된 전류 반사 또는 전류 메모리를 사용하고, 소스 축퇴 저항을 사용하며, 다이내믹 요소 매칭을 이용하고 그리고 특히 전류의 합산이 출력에서 발생하는 곳에서 전류 컨베이어 또는 전류 컨베이어 형태의 전류 메모리 셀을 사용하는 것이 포함된다. 이러한 기술들은 하나 이상의, 현재 공동 계류중인 출원번호 8721758의 (PHB33385), 8721759 (PHB33386), 8729987 (PHB 333426), 8815668.2 (PHB33477), 8828666.1 (PHB33512), 8828668.7 (PHB33513), 8828667.9 (PHB33514), 8903705.5 (PHB33532) 및 8903704.8 (PHB33533)에 기재되어 있다. 이들에 대한 내용은 참고로써 여기에 포함시켰다.
본 발명의 상세한 설명으로부터, 본 기술분야에 통상 지식을 가진자이면 본 발명에 대한 여러가지 다른 변형이 가능함을 알 수 있을 것이다. 이러한 변형에는 전기 또는 전자 회로의 설계 및 사용과 그 구성요소에서 이미 공지되어 있고 그리고 여기서 이미 상술한 특징 대신에 또는 추가로 사용될 수 있는 여러가지 다른 특징들이 포함될 수 있다.
본 발명의 특허청구범위는 특정한 특징만을 조합해서 나열한 것이지만은, 본 발명의 범주에는 또한 신규한 특징 또는 여기에 간단 명료하게 기재된 어떤 신규한 특징들이나 또는 청구범위에 청구된 바와 같이 동일 발명에 관계하는지의 여부에 관계없이 그리고 본 발명과 같이 어떠한 또는 모든 기술력 문제에 대한 해결 여부에 관계없이, 본 기술분야에 통상 지식을 가진자에게 분명해질 수 있는 하나 이상의 전반적인 특징들이 포함됨을 알아야 할 것이다. 따라서 본 출원인은 본 발명 또는 이것으로부터 파생되는 어떤 다른 발명의 실생시에, 상기 특징 및/또는 상기 특징들을 조합한 새로운 청구범위가 청구될 수 있음을 주지하는 바이다.

Claims (5)

  1. 샘플된 전기, 전류 형태를 갖는 입력 신호를 적분하기 위한 적분기 회로로서, 입력 신호를 수신하는 입력 수단 및 출력 신호를 이용가능하게 만드는 출력과, 제1 및 제2전류 메모리 셀과, 제1전류 메모리 셀의 출력은 제2전류 메모리 셀의 입력에 접속시키는 수단과, 제2전류 메모리 셀의 제1출력은 제1전류 메모리 셀의 입력에 접속시키는 수단과, 적분기의 입력 수단을 제1 및 제2전류 메모리 셀의 입력에 접속시키는 수단과, 제2전류 메모리 셀의 제2출력을 적분기의 출력에 접속시키는 수단을 구비하며, 상기 제1전류 메모리 셀은 각 샘플링 주기의 제1부분동안 출력에서, 선행 샘플 주기의 제2부분동안 입력에 인가된 전류에 관련된 전류를 발생하도록 배열되며, 상기 제2전류 메모리 셀은 각 샘플링 주기의 제2부분동안 출력에서, 샘플링 주기의 제1부분 동안 입력에 인가된 전류에 관련된 전류를 발생하도록 배열되어지는 적분기 회로에 있어서, 적분기 회로는 또한 다른 입력 신호를 수신하기 위한 다른 입력을 구비하며, 상기 다른 입력은 각 샘플링 주기의 최소한 제2부분동안은 제1전류 메모리 셀의 입력에 결합되며 각 샘플링 주기의 최소한 제1부분동안은 제2전류 메모리 셀의 입력에 결합되어지는 것을 특징으로 하는 적분기 회로.
  2. 제1항에 있어서, 다른 입력은 각 샘플링 주기의 제2부분동안만 단락되어지는 제1스위치를 통해 제1전류 메모리 셀에 결합되며 각 샘플링 주기의 제1부분동안만 단락되어지는 제2스위치를 통해 제2전류 메모리 셀에 결합되어지며 상기 제1 및 제2부분은 중첩되지 않는 적분기 회로.
  3. 제1 또는 2항에 있어서, 제1 및 제2전류 메모리 셀은 다이오드 접속된 전계효과 트랜지스터를 구비하는 입력 브랜치와 제2전계효과 트랜지스터를 구비하는 출력 브랜치를 갖는 전류 미러 회로와, 다이오드 접속 및 제2전계효과 트랜지스터의 게이트 전극을 접속시키는 스위칭 수단과, 제2전계효과 트랜지스터에 관련되어 상기 스위칭 수단이 개방일 때 제2전계효과 트랜지스터를 통해 흐르는 전류를 보유하는 전압 저장 수단을 구비하는 적분기 회로.
  4. 제1항 또는 제2항에 있어서, 입력 수단은 제1 및 제2입력 단자를 구비하며, 제1입력 단자는 제1전류 메모리 셀의 입력에 접속되며 제2입력 단자는 각 샘플링 주기의 제1부분동안만 단락되는 스위칭 수단을 통해 제2전류 메모리 셀의 입력에 접속되어지는 적분기 회로.
  5. 제1항 또는 제2항에 있어서, 제1전류 메모리 셀의 입력에 바이어스 전류를 공급하기 위한 제1전류원과 제2전류 메모리 셀의 제1 및 제2 출력으로부터 감산하기 위해 적당하게 스케일된 바이어스 전류를 공급하는 제2전류원을 구비하는 적분기 회로.
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