KR900019363A - 적분기 회로 - Google Patents

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KR900019363A
KR900019363A KR1019900006595A KR900006595A KR900019363A KR 900019363 A KR900019363 A KR 900019363A KR 1019900006595 A KR1019900006595 A KR 1019900006595A KR 900006595 A KR900006595 A KR 900006595A KR 900019363 A KR900019363 A KR 900019363A
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KR1019900006595A
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배리 휴즈 죤
Original Assignee
프레데릭 얀 스미트
엔. 브이. 필립스 글로아이람펜파브리켄
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    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • G11C27/028—Current mode circuits, e.g. switched current memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
    • G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements

Abstract

내용 없음

Description

적분기 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 적분기의 제1실시예의 회로선도, 제4도는 본 발명에 따른 적분기의 제2실시예의 회로 선도.

Claims (5)

  1. 샘플된 전기 전류의 형태를 갖는 입력 신호를 적분하기 위한 적분기 회로로서, 입력 신호를 수신하는 입력수단 및 출력 신호를 이용가능하게 만드는 출력과, 제1 및 제2전류 메모리 셀과, 제1전류 메모리 셀의 출력은 제2전류 메모리 셀의 입력에 접속시키는 수단과, 제2전류 메모리 셀의 제1출력은 제1전류 메모리 셀의 입력에 접속시키는 수단과, 적분기의 입력 수단을 제1 및 제2전류 메모리 셀의 입력에 접속시키는 수단과, 제2전류 메모리 셀의 제2출력을 적분기의 출력에 접속시키는 수단을 구비하며, 상기 제1전류 메모리 셀은 각 샘플링 주기의 제1부분동안 출력에서, 선행 샘플 주기의 제2부분 동안 입력에 인가된 전류에 관련된 전류를 발생하도록 배열되며, 상기 제2전류 메모리 셀은 각 샘플링 주기의 제2부분동안 출력에서, 샘플링 주기의 제1부분동안 입력에 인가된 전류에 관련된 전류를 발생하도록 배열되어지는 직분기 회로에 있어서, 적분기 회로는 또한 다른 입력신호를 수신하기 위한 다른 입력을 구비하며, 상기 다른 입력은 각 샘플링 주기의 최소한 제2부분동안은 제1전류 메모리셀의 입력에 결합되며 각 샘플링 주기의 최소한 제1부분동안은 제2전류 메모리 셀의 입력에 결합되어지는 것을 특징으로 하는 적분기 회로.
  2. 제1항에 있어서, 다른 입력은 각 샘플링 주기의 제2부분 동안만 단락되어지는 제1스위치를 통해 제1전류 메모리셀에 결합되며 각 샘플링 주기의 제1부분동안만 단락되어지는 제2스위치를 통해 제2전류 메모리 셀을 결합되어지며 상기 제1 및 제2부분은 중첩되지 않는 적분기 회로.
  3. 제1 또는 제2항에 있어서, 제1 및 제2전류 메모리셀은 다이오드 접속된 전계효과 트랜지스터를 구비하는 입력브랜치와 제2전계효과 트랜지스터를 구비하는 출력 브랜치를 갖는 전류 미러 회로와, 다이오드 접속 및 제2전계효과 트랜지스터의 게이트 전극을 접속시키는 스위칭 수단과, 제2전계효과 트랜지스터에 관련되어 상기 스위칭 수단이 개방일 때 제2전계효과 트랜지스터를 통해 흐르는 전류를 보유하는 전압 저장 수단을 구비하는 적분기 회로.
  4. 제1, 2 또는 3항에 있어서, 입력 수단은 제1 및 제2입력 단자를 구비하며, 제1입력 단자는 제1전류 메모리셀의 입력에 접속되며 제2입력 단자는 각 샘플링 주기의 제1부분 동안만 단락되는 스위칭 수단을 통해 제2전류 메모리 셀의 입력에 접속되어지는 적분기 회로.
  5. 제1, 2, 3 또는 4항에 있어서, 제1전류 메모리 셀의 입력에 바이어스전류를 공급하기 위한 제1전류원과 제2전류 메모리 셀의 제1 및 제2출력으로부터 감산하기 위해 적당하게 스케일된 바이어스 전류를 공급하는 제2전류원을 구비하는 적분기 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900006595A 1989-05-10 1990-05-10 적분기 회로 KR0161512B1 (ko)

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GB8910755.1 1989-05-10
NL89107551 1989-05-10
GB8910755A GB2231423A (en) 1989-05-10 1989-05-10 Integrator circuit

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KR900019363A true KR900019363A (ko) 1990-12-24
KR0161512B1 KR0161512B1 (ko) 1999-01-15

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EP (1) EP0397252B1 (ko)
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GB (1) GB2231423A (ko)

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EP0397252A2 (en) 1990-11-14
GB2231423A (en) 1990-11-14
KR0161512B1 (ko) 1999-01-15
EP0397252A3 (en) 1991-07-03
JPH033515A (ja) 1991-01-09
US5059832A (en) 1991-10-22
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