KR101767172B1 - 클락-피드스루(clock-feedthrough) 최소화하기 위한 전류메모리 회로 - Google Patents

클락-피드스루(clock-feedthrough) 최소화하기 위한 전류메모리 회로 Download PDF

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Abstract

본 발명은 클락-피드스루 최소화하기 위한 전류메모리 회로에 관한 것으로, 제1형 MOS로 구현된 제1 메모리 커패시터, 제2형 MOS로 구현된 제2 메모리 커패시터, 및 상기 제1 메모리 커패시터 및 상기 제2 메모리 커패시터를 연결하는 제어부를 포함하되, 상기 제어부는 병렬적으로 배치된 복수의 더미 커패시터 및 상기 복수의 더미 커패시터 각각에 직렬적으로 연결된 복수의 제어스위치를 포함하며, 상기 제1 메모리 커패시터 및 상기 제2 메모리 커패시터는 전류 거울인 것을 특징으로 한다. 본 발명에 따르면 클락-피드스루를 최소화할 수 있고, 전류메모리의 출력 저하를 능동적으로 보상할 수 있다.

Description

클락-피드스루(clock-feedthrough) 최소화하기 위한 전류메모리 회로{Current memory circuit for minimizing clock-feedthrough}
본 발명은 클락-피드스루 최소화하기 위한 전류메모리 회로로서, 보다 상세하게는 복수의 커패시터를 선택적으로 이용함으로써, 클락-피드스루를 최소화하고 전류메모리의 성능을 최대화할 수 있는 전류메모리 회로에 관한 것이다.
멀티미디어의 발전에 따라 데이터 처리에 있어서 고속 신호처리에 대한 연구가 활발히 진행되고 있다. 고속 신호처리 과정에서 전력 소모가 커지는 문제점을 해결하기 위해, 주파수에 상관없이 일정한 전력을 소모하는 전류 거울을 이용한 신호 처리 방법이 이용되고 있다.
도 1은 종래 이용되고 있는 전류메모리 회로를 나타내는 도면이다.
도 1에 도시된 바와 같이, 전류 거울(Current mirror)을 기초로 하여 바이어스 전류를 이용한다. 공통 게이트 N형 MOS(MOSFET)로 구현된 전류 거울에서 드레인 전류는 바이어스 전류 J 및 입력 전류 I-in의 합으로 나타낼 수 있다. 따라서 바이어스 전류 J 및 입력 전류 I-in의 합이 전류 거울의 게이트와 소스 사이 즉, 메모리 커패시터에 저장된다. 따라서 종래 전류메모리 회로는 바이어스 전류의 이용에 따른 전력 소모량이 높아지는 문제점이 있다.
또한, 전류메모리 회로에서 트랜지스터의 비선형적 동작과 공정상의 부정합에 의해 저장된 에너지가 입력 전류를 공급하는 스위치 방향으로 누설되는 클락-피드스루(clock-feedthrough)가 발생하게 된다. 또한, 클락-피드스루로 인해 발생하는 에러가 입력 전류 I-in보다 큰 경우, 입력 전류가 모두 소멸된다는 문제점이 발생할 수 있다. 즉, 클락-피드스루는 전류메모리 회로에서 메모리 커패시터에 저장되는 전압을 감소시키기 때문에 데이터 처리에 있어서 저장된 메모리의 정확도, 저장된 메모리의 지속 시간 등에 있어서 오류를 발생시킨다는 문제점이 있다.
본 발명은 바이어스 전류를 이용하지 않고, 클락-피드스루를 최소화하기 위해 복수의 커패시터를 배치하고, 배치된 커패시터를 선택적으로 이용함으로써, 전력 소모량을 최소화하고, 메모리의 지속 시간을 자유롭게 제어하면서도 메모리 성능을 최대로 유지할 수 있는 전류메모리 회로에 관한 것이다.
상기 목적을 달성하기 위한 본 발명은, 제1형 MOS로 구현된 제1 메모리 커패시터, 제2형 MOS로 구현된 제2 메모리 커패시터, 및 상기 제1 메모리 커패시터 및 상기 제2 메모리 커패시터를 연결하는 제어부를 포함하되, 상기 제어부는 병렬적으로 배치된 복수의 더미 커패시터 및 상기 복수의 더미 커패시터 각각에 직렬적으로 연결된 복수의 제어스위치를 포함하며, 상기 제1 메모리 커패시터 및 상기 제2 메모리 커패시터는 전류 거울인 것을 특징으로 한다.
본 발명에 따르면, 바이어스 전류를 이용하지 않으므로 입력 전류만으로 신호처리가 가능하여 전류메모리 회로에서 저전력 동작이 가능하다.
또한, 본 발명에 따르면 전류메모리 회로에서 발생하는 클락-피드스루를 제거하여, 원하는 전압을 긴 시간동안 정확히 저장할 수 있는 전류메모리 회로를 제공한다.
또한, 본 발명에 따르면, 복수의 캐패시터를 선택적으로 이용함으로써 전류메모리의 출력 저하를 능동적으로 보상할 수 있다. 또한, 복수의 캐패시터를 선택적으로 이용하여 전류메모리의 출력을 일정하게 유지할 수 있으므로, 전류메모리의 성능을 유지하면서도 전류메모리의 지속 시간을 가변적으로 제어할 수 있다.
따라서 본 발명에 따른 전류메모리 회로는 클락-피드스루를 최소화할 수 있고, 전류메모리의 출력 저하를 가변적으로 보상할 수 있으며, 전류메모리의 지속 시간을 제어할 수 있으므로, 오동작을 방지하고 전력 소비량을 최소할 수 있다.
도 1 - 종래 이용되고 있는 전류모드 회로를 나타내는 도면.
도 2 - 본 발명의 일실시예에 따른 전류메모리 회로를 나타내는 도면.
도 3 - 도 2에 따른 전류메모리 회로를 간략하게 나타내는 구성도.
도 4 - 본 발명에 따른 전류메모리 회로의 효과를 나타내는 도면.
본 발명은 클락-피드스루(clock-feedthrough) 최소하기 위한 전류메모리 회로에 관한 것으로서, 전류 거울을 구성하는데 있어서 바이어스 전류를 이용하지 않으므로, 전력 소비량을 낮출 수 있고, 클락-피드스루를 최소화하여 전류메모리의 출력 저하를 방지할 수 있으며, 전류메모리의 출력 저하의 정도에 따라 적어도 하나의 더미 커패시터를 이용하여 전류메모리의 출력을 보상할 수 있으며, 전류메모리의 지속 시간이 변경되는 경우에도 일정한 출력을 유지시킬 수 있다.
본 발명에서, 전류 거울을 이루는 소자의 특성 차이 또는 부정합에 의해 각 소자의 전류가 완벽하게 일치하지 않는 경우가 있으나, 이는 전류메모리 회로 전체의 특성에 영향을 미치지 않는 정도에 해당하며, 본 발명은 이러한 특성 차이 및 부정합에 의한 오차를 포함하므로 이하 전류 거울의 특성상 “전류가 동일하다"는 것은 전류값이 완전히 일치하는 경우뿐 아니라 전류메모리 회로 전체의 특성에 영향을 미치지 않는 오차 범위를 포함하는 개념이다.
이하에서는, 본 발명의 일실시예를 도면을 참조하여 상세히 설명하고자 한다.
도 2는 본 발명의 일실시예에 따른 전류메모리 회로를 나타내는 도면이다.
도 2에 도시된 바와 같이, 전류메모리 회로는 제1 전류 거울(10), 제2 전류 거울(20) 및 제어부(30)를 포함할 수 있다.
본 발명에 따른 전류메모리 회로는 한 종류의 MOS를 이용하는 종래 전류 거울과 달리, 서로 다른 MOS로 구현된 복수의 전류 거울을 포함할 수 있다. 본 발명에 따른 전류메모리 회로에 포함되는 전류 거울의 개수에는 제한이 없다.
제1형 MOS, 예를 들어, N형 MOS인 M1 및 M2를 이용하여 제1 전류 거울(10)이 형성된다. 상기 제1 전류 거울(10)은 바이어스 전류를 이용하지 않는다. 입력 전류(I-in)를 공급하기 위한 스위칭 소자인 제1 스위치(SW1) 및 M1의 드레인과 게이트를 단락하기 위한 제2 스위치(SW2)가 온(ON) 되는 경우 입력 전류(I-in)가 M1의 드레인으로 공급된다. 따라서 전류 거울의 특성상, 입력 전류는 M2의 드레인 전류와 동일하다. M1 및 M2의 소스는 그라운드(GND)에 연결된다.
제2형 MOS, 예를 들어, P형 MOS인 M3 및 M4를 이용하여 제2 전류 거울(20)이 형성된다. M3의 드레인 및 M2의 드레인은 공통 드레인이며, 따라서 전류 거울의 특성상 제1 전류 거울(10)의 M2의 드레인 전류는 M3의 드레인 전류와 동일하고, M3의 드레인 전류는 M4의 드레인 전류와 동일하다. 따라서 본 발명에 따른 전류메모리 회로의 출력 전류(I-out)는 M4의 드레인 전류이며, 이는 입력 전류와 동일하다. M3의 드레인과 게이트를 단락하기 위한 제3 스위치(SW3) 및 출력 전류를 확인하기 위한 제4 스위치(SW4)가 포함되고, M3 및 M4의 소스는 전원(VDD)에 연결된다.
상기 제1 스위치(SW1), 제2 스위치(SW2) 및 제3 스위치(SW3)가 온(ON) 상태에서, MOS에 전압이 메모리된다. 본 발명에 따르면 제1 전류 거울(10)의 게이트와 소스 사이에 전압이 메모리되며, 제2 전류 거울(20)의 게이트와 소스 사이에 전압이 메모리되어, 제1 전류 거울(10) 및 제2 전류 거울(20)은 각각 메모리 커패시터로서 구현된다.
제어부(30)는 제1 전류 거울(10)의 공통 게이트와 제2 전류 거울(20)의 공통 게이트 사이에 연결된다.
제어부(30)은 복수의 더미 커패시터(C1, C2, ...,CN) 및 각각 복수의 더미 커패시터에 직렬로 연결된 복수의 제어스위치(S1, S2, ..., SN)를 포함한다. 각각의 더미 커패시터 및 제어스위치는 병렬적으로 배치된다. 예를 들어, 제1 더미 커패시터(C1) 및 이에 직렬로 연결된 제1 제어스위치(S1)은 제2 더미 커패시터(C2) 및 이에 직렬로 연결된 제2 제어스위치(S2)와 병렬적으로 배치된다. 따라서 제1 전류 거울(10)의 공통 게이트와 제2 전류 거울(20)의 공통 게이트 사이에 병렬적으로 배치된 복수의 더미 커패시터(C1, C2, ...,CN) 및 복수의 제어스위치(S1, S2, ..., SN)가 연결된다. 여기서 더미 커패시터(C1, C2, ...,CN)는 개별적인 커패시터의 조합으로 형성될 수도 있고, 커패시터의 역할을 하는 MOS로 구현될 수도 있으며, 커패시터 역할을 하는 다양한 소자의 조합을 모두 포함한다.
제어부(30)는 제어 유닛(미도시)을 더 포함할 수 있다. 제어 유닛(미도시)은 감소된 출력 전류의 값을 보상하기 위해 복수의 제어스위치(S1, S2, ..., SN)를 제어한다. 출력 전류는 전류 거울을 구성하는 소자의 특성 또는 전류메모리의 지속 시간 등에 따라 감소될 수 있다.
제어 유닛(미도시)은 적어도 하나의 제어스위치(S1, S2, ..., SN)를 온(ON) 상태로 제어하여 복수의 더미 커패시터(C1, C2, ...,CN) 중 적어도 하나의 더미 커패시터가 제1 전류 거울(10)의 공통 게이트와 제2 전류 거울(20)의 공통 게이트 사이에 연결되도록 제어한다.
일실시예로서, 제어 유닛(미도시)은 적어도 하나의 제어스위치(S1, S2, ..., SN)를 온(ON) 상태로 제어함으로써, MOS에 전압이 메모리된 후 제1 스위치(SW1), 제2 스위치(SW2) 및 제3 스위치(SW3)가 오프(OFF) 상태로 변경되는 경우, 스위치들의 기생 커패시터에 의해 발생할 수 있는 클락-피드스루를 보상한다.
또 다른 일실시예로서, 제어 유닛(미도시)은 제1 전류 거울(10)의 입력 전류(I-in)와 제2 전류 거울(20)의 출력 전류(I-out)를 비교하여, 저하된 출력 전류 값에 따라 복수의 제어스위치(S1, S2, ..., SN)를 제어하여 적어도 하나의 더미 커패시터가 연결될 수 있도록 한다. 따라서 제어 유닛(미도시)은 전류메모리 회로의 출력 신호가 저하된 정도에 따라, 병렬적으로 연결된 복수의 더미 커패시터를 조합하여 필요한 커패시터 용량을 이용할 수 있다.
본 발명에 따른 전류메모리 회로는 설정부(미도시)를 더 포함할 수 있다. 설정부(미도시)는 상기 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3) 및 제4스위치(SW4)를 제어하여 제1 전류 거울(10)의 입력 전류(I-in) 및 제2 전류 거울(20)의 출력 전류(I-out) 사이의 시간, 즉 전류메모리의 지속 시간을 변경할 수 있다. 일반적으로 메모리의 지속 시간이 길어지면 출력 신호는 점점 감소하게 된다. 그러나 본 발명에 따른 전류메모리 회로는 메모리의 지속 시간의 변경으로 출력 신호의 값이 변경되는 경우에도, 복수의 더미 커패시터 중 적어도 하나를 선택하여 이용함으로써, 출력 신호를 적절히 보상할 수 있다.
상기한 바와 같이, 본 발명에 따른 전류메모리 회로는 바이어스 전류를 이용하지 않으므로 소비 전력을 최소화할 수 있고, 공간적 효율을 높일 수 있다.
또한, 두 개의 전류 거울을 사이에 선택적으로 이용될 수 있는 복수의 더미 커패시터를 병렬적으로 연결함으로서, 각 전류 거울 사이에 발생하는 클락-피드스루를 보상하고, 출력 신호에 따라 필요한 더미 커패시터를 조합하여 감소된 출력 신호를 능동적으로 보상할 수 있다. 또한, 메모리의 지속 시간의 변화에 따른 출력 신호의 저하를 보상할 수 있으므로, 전류메모리의 지속 시간을 가변적으로 제어할 수 있다.
도 3은 도 2에 따른 전류메모리 회로를 간략하게 나타내는 구성도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 전류메모리 회로는 N형 MOS의 전류 거울로 형성된 제1 메모리 커패시터(11) 및 P형 MOS의 전류 거울로 형성된 제2 메모리 커패시터(21)를 포함한다. 각각의 메모리 커패시터를 형성하는 트랜지스터의 종류에는 제한이 없으며, 구현되는 메모리 커패시터의 개수도 제한이 없다.
제1 메모리 커패시터(11) 및 제2 메모리 커패시터(21)는 제어부(31)에 의해 연결되며, 제어부(31)는 제1 메모리 커패시터(11) 및 제2 메모리 커패시터(21) 사이에 하나 이상의 더미 커패시터를 병렬적으로 연결할 수 있는 장치이다. 만약 제어부(31)가 존재하지 않는 경우, 제1 메모리 커패시터(11)를 구동하는데 필요한 스위치에 의해 발생하는 기생 커패시터 및 제2 메모리 커패시터(21)를 구동하는데 필요한 스위치에 의해 발생하는 기생 커패시터에 의해 각각 클락-피드스루가 발생하고, 이는 각 메모리 커패시터에 저장되는 전압을 감소시켜 전류메모리로서의 역할을 저하시킨다.
따라서 본 발명에 따른 전류메모리 회로는 제어부(31)를 제1 메모리 커패시터(11) 및 제2 메모리 커패시터(21) 사이에 연결함으로써, 기생 커패시터를 무시할 수 있고, 제1 메모리 커패시터(11) 및 제2 메모리 커패시터(21) 각각에 발생하는 클락-피드스루를 보상할 수 있다.
제어부(31)는 복수의 더미 커패시터(C1, C2, ...,CN), 각각 복수의 더미 커패시터에 직렬로 연결된 복수의 제어스위치(S1, S2, ..., SN) 및 제어 유닛(미도시)를 포함할 수 있다. 복수의 더미 커패시터는 각각 서로 다른 용량일 수도 있으며, 동일한 커패시터 용량을 갖는 더미 커패시터가 둘 이상 포함될 수도 있다.
더미 커패시터 및 이에 직렬로 연결된 제어스위치는 각각 병렬적 연결된다. 따라서 둘 이상의 제어스위치가 온(ON) 상태가 되는 경우, 제1 메모리 커패시터(11) 및 제2 메모리 커패시터(21) 사이에 둘 이상의 더미 커패시터가 병렬적으로 연결되며, 병렬 연결된 더미 커패시터의 총 용량에 따라 전류메모리의 출력 신호가 보상될 수 있다.
제어 유닛(미도시)은 제어스위치를 제어하여 복수의 더미 커패시터를 선택적으로 제1 메모리 커패시터(11) 및 제2 메모리 커패시터(21) 사이에 연결한다. 또한, 제어 유닛(미도시)은 전류메모리 회로의 입력 전류(I-in)와 출력 전류(I-out)를 비교하여, 출력 전류의 감소 정도에 따라 제어스위치를 제어할 수도 있다.
도 4는 본 발명에 따른 전류메모리 회로의 효과를 나타내는 도면이다.
도 4는 전류메모리 회로에서 제어부가 존재하지 않는 경우와 제어부가 존재하는 경우, 입력 전류 및 출력 전류를 시뮬레이션한 결과이다. 입력 전류는 8uA로 설정하였고, 메모리 지속 시간은 1ms 로 설정하였다. 전류메모리의 설정부(미도시)에 따라 메모리 지속 시간은 변경될 수 있다.
도 4의 (a)와 같이 제어부가 없는 경우, 출력 전류가 입력 전류에 비해 현저히 감소한 것을 확인할 수 있다. 각 메모리 커패시터를 구동하는데 필요한 스위치들(예를 들어, 도 2의 제1 스위치(SW1) 내지 제3스위치(SW4))에 의해 발생하는 기생 커패시터들에 의해 각각 클락-피드스루가 발생하고, 클락-피드스루에 의해 각 메모리 커패시터에 저장되는 전압이 감소되기 때문이다.
도 4의 (b)와 같이 제어부가 있는 경우, 적어도 하나의 더미 커패시터가 연결되어, 제1 메모리 커패시터 및 제2 메모리 커패시터에서 각각 발생하는 클락-피드스루를 상호 보상하여, 출력 전류의 값이 입력 전류에 비해 거의 떨어지지 않는 것을 확인할 수 있다.
본 발명의 일실시예에 따른 전류메모리 회로에서 출력 전류는 공급된 입력 전류와 동일하게 나타나며, 시간에 따른 전압 감소 또는 전류 누설이 최소화된 것을 확인할 수 있다. 본 발명의 샘플링 주파수는 예를 들어, 10kHz에서 10MHz로 다양하게 설계될 수 있으며, 샘플링 주파수 범위에는 제한이 없다. 본 발명에 따른 전류메모리 회로는 ADC(Analog to Digital Converter), FIR 필터 (finite impulse response filter) 등과 같이 전류메모리를 이용하는 다양한 어플리케이션에 적용될 수 있다.
상기한 바와 같이, 본 발명에 따른 전류메모리 회로는 바이어스 전류를 이용하지 않아 전력 소비량을 최소화할 수 있다. 또한 본 발명은 적어도 두 개의 메모리 커패시터를 포함할 수 있으며, 두 개의 메모리 커패시터 사이에 하나 이상의 더미 커패시터를 병렬적으로 연결할 수 있는 제어부를 배치함으로써, 클락-피드스루를 용이하게 최소화하며, 출력 신호의 저하 정도에 따라 다양한 더미 커패시터의 조합을 이용할 수 있고, 메모리의 지속 시간을 가변적으로 설정하면서도 출력 신호의 저하를 보상할 수 있으므로, 보다 정확한 성능을 지니며 전력 소모가 적고 집적화가 가능한 전류메모리 회로를 제공한다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 개량이 가능하며, 상기 실시예 및 첨부된 도면에 의해 한정되는 것은 아니다.
10: 제1 전류 거울 11: 제1 메모리 커패시터
20: 제2 전류 거울 21: 제2 메모리 커패시터
30,31: 제어부

Claims (5)

  1. 제1형 MOS로 구현된 제1 메모리 커패시터;
    제2형 MOS로 구현된 제2 메모리 커패시터; 및
    상기 제1 메모리 커패시터 및 상기 제2 메모리 커패시터를 연결하는 제어부를 포함하되,
    상기 제어부는 병렬적으로 배치된 복수의 더미 커패시터 및 상기 복수의 더미 커패시터 각각에 직렬적으로 연결된 복수의 제어스위치를 포함하며,
    상기 제1 메모리 커패시터 및 상기 제2 메모리 커패시터는 전류 거울인 것을 특징으로 하는 전류메모리 회로.
  2. 제1항에 있어서,
    상기 제어부는 상기 복수의 제어스위치 중 적어도 하나를 온(ON) 상태로 제어하는 제어 유닛을 더 포함하는 것을 특징으로 하는 전류메모리 회로.
  3. 제1항에 있어서,
    상기 제어부는 상기 제2 메모리 커패시터의 출력 신호의 크기에 따라 상기 복수의 제어스위치 중 적어도 하나를 선택적으로 온(ON) 상태로 제어하는 제어 유닛을 더 포함하는 것을 특징으로 하는 전류메모리 회로.
  4. 제1항에 있어서,
    상기 제1 메모리 커패시터의 입력 신호와 상기 제2 메모리 커패시터의 출력 신호 사이의 시간을 변경하는 설정부를 더 포함하는 것을 특징으로 하는 전류메모리 회로.
  5. 제1항에 있어서,
    상기 전류 거울은 바이어스 전류를 이용하지 않고, 입력 전류로만 구동되는 것을 특징으로 하는 전류메모리 회로.
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