KR101500603B1 - Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로 - Google Patents

Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로 Download PDF

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Abstract

본 발명은 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로를 개시한다. 이를 위하여, Sub-Threshold영역에서 MOSFET를 동작을 시키기 위하여 문턱전압 이하의 전압을 제공하는 Sub-threshold 영역의 전원공급부와, 전류모드 회로시스템의 동작을 위한 전류신호를 공급하는 전류신호 공급부와, 상기 전류신호 공급부로부터 문턱전압 이하의 전압을 제공받아 전류모드 신호처리를 수행하는 전류 미러 회로부, 및 상기 전류 미러 회로부와 결속되어 트랙 동작과 홀드동작에 의해 메모리 타임 동안 신호를 기억하고, 상기 기억의 성능을 저하시키는 클럭 피드스로우를 방지하기 위한 Dummy MOS를 더 구비한 전류 메모리 회로부로 이루어진 것을 특징으로 하는 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로를 제공한다. 이에 따른, 본 발명은 휴대용 단말기에 적용되면 전력소모가 줄어들게 되어 배터리의 수명을 극대화시키는 효과가 있고, 휴대용 단말기의 내부 회로에 전류로드가 줄어들게 되어 휴대용 단말기의 수명도 극대화되는 효과가 있으며, 휴대용 단말기의 프로세서가 고속으로 동작하는 효과가 있다.

Description

Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로{LOW POWER CURRENT-MODE SIGNAL PROCESSING CIRCUIT USING SUB-THRESHOLD MOSFET OPERATION}
본 발명은 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로에 관한 것으로서, 더욱 상세하게는 전류모드 회로시스템에 Sub-threshold 영역의 전압을 공급함으로써 전력소모를 적게 하여 전류모드 회로시스템을 저전력으로 동작시키기 위한 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로에 관한 것이다.
종래의 기술로서, 대한전자공학회 학술대회, 2007. 5.자 발표된 문턱전압 이하에서 동작하는 저전압 전압 제어 발진기 설계는 NP-core 구조의 0.9V 전원전압에서 동작하고 버퍼는 낮은 전원전압으로 인해 전류 거울을 저항으로 대체한 소스 팔로워를 사용하며 가변 주파수는 약 150㎒로 880 내지 1030㎒이며 TSMC 0.18㎛ CMOS 고정을 이용함에 따라 실험결과 0.9V의 전원전압에서 버퍼를 제외하였을 때 약 0.25㎽의 낮은 전력 소비가 측정되었고, 위상 잡음 특성은 1㎒ offset 주파수에서 -124㏈c/㎐ 이하로 측정되었다.
따라서, 저전력 소비의 전압제어 발진기 설계를 위해 전원전압을 낮추는 방법을 설계하여 전류만을 줄이는 구조에 비해 더 낮은 전력 소비를 갖도록 회로를 설계한 기술이 있었다.
그러나, 이러한 기술은 전압모드로 동작하기 때문에 주파수가 높아짐에 따라 전력 또한 높아지게 됨으로 높은 주파수에서는 취약한 문제점이 있었다.
한편, 저전력을 요구하는 대표적인 기기로는 휴대용 단말기가 있는데 상기 휴대용 단말기는 빠르게 진화하는 IT 기술 중에서 배터리 수명을 길게 하는데 많은 관심이 있는 바, 상기 배터리의 수명을 길게 하기 위해서 배터리의 크기를 크게 하여 배터리의 수명을 길게 하는 방법도 있지만 이런 경우는 휴대용 단말기의 크기가 커져서 실용성이 떨어지게 된다.
이러한 문제점을 해결하기 위해서 회로 동작에 있어 전력소모를 줄여서 회로 전체를 저전력으로 동작시키는 방법을 이용하면 전력소모가 줄어들게 되어 배터리의 수명을 극대화할 수 있고, 휴대용 단말기의 수명도 연장되는 될 수 있기 때문에 이런 분야의 기술은 매우 활발하게 연구되고 있는 실정이며, 저전력으로 회로를 동작시키는 기술이 활발히 진행 중이다.
대한민국 등록특허 제10-0699448호(2007.03.28 공고) 대한민국 등록특허 제10-0364424호(2002.12.11 공고)
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 Sub-threshold MOSFET 동작을 이용하여 전류모드 회로를 저전력으로 동작시키는데 그 목적이 있다.
상술한 본 발명의 제 1 목적을 달성하기 위하여, 본 발명의 일 실시예에서는 Sub-Threshold영역에서 MOSFET를 동작을 시키기 위하여 문턱전압 이하의 전압을 제공하는 Sub-threshold 영역의 전원공급부와, 전류모드 회로시스템의 동작을 위한 전류신호를 공급하는 전류신호 공급부와, 상기 전류신호 공급부로부터 전류신호를 제공받아 전류모드 신호처리를 수행하는 전류 미러 회로부, 및 상기 전류 미러 회로부와 결속되어 트랙동작과 홀드동작에 의해 메모리 타임 동안 신호를 기억하고, 상기 기억의 성능을 저하시키는 클럭 피드스로우를 방지하기 위한 Dummy MOS를 더 구비한 전류 메모리 회로부로 이루어진 것을 특징으로 하는 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로를 제공한다.
이상 설명한 바와 같이, 본 발명은 휴대용 단말기에 적용되면 전력소모가 줄어들게 되어 배터리의 수명을 극대화시키는 효과가 있고, 휴대용 단말기의 내부 회로에 전류로드가 줄어들게 되어 휴대용 단말기의 수명도 극대화되는 효과가 있으며, 휴대용 단말기의 프로세서가 고속으로 동작하는 효과가 있다.
도 1은 본 발명의 일실시예에 따른 Sub-Threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로 블록도이다.
도 2는 본 발명의 일실시예에 따른 Sub-Threshold에서 N-채널 MOSFET VGS-ID 특성회로도와 그 결과 그래프이다.
도 3은 본 발명의 일실시예에 따른 Strong-Threshold에서 P-채널 MOSFET VGS-ID 특성회로도와 그 결과 그래프이다.
도 4는 본 발명의 일실시예에 따른 Strong-Threshold에서 N-채널 MOSFET VGS-ID 특성회로도와 그 결과 그래프이다.
도 5는 본 발명의 일실시예에 따른 Strong-Threshold에서 P-채널 MOSFET VGS-ID 특성회로도와 그 결과 그래프이다.
도 6은 본 발명의 일실시예에 따른 Sub-Threshold에서 N-채널 MOSFET VDS-ID 특성회로도와 그 결과 그래프이다.
도 7은 본 발명의 일실시예에 따른 Sub-Threshold에서 P-채널 MOSFET VDS-ID 특성회로도와 그 결과 그래프이다.
도 8은 본 발명의 일실시예에 따른 Sub-Threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로도이다.
도 9는 본 발명의 일실시예에 따른 전류 미러 회로와 그 결과 그래프이다.
도 10은 본 발명의 일실시예에 따른 전류 메모리 회로와 그 전류 메모리 타이밍 다이어그램이다.
도 11은 본 발명의 일실시예에 따른 Sub-threshold 영역에서의 전류모드 신호처리 측정 포인트와 그 결과 그래프이다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들에 의한 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로를 상세하게 설명한다.
도 1은 본 발명에 따른 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로도이다.
도 1을 참조하면, 본 발명에 따른 상기 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로도는 Sub-threshold 영역의 전원공급부(100)와, 전류신호 공급부(200)와, 전류 미러 회로부(300, Current Mirror Circuit part), 및 전류 메모리 회로부(400, Current Memory Circuit part)를 포함한다.
보다 구체적으로, 상기 Sub-threshold 영역의 전원공급부(100)는 Sub-threshold 영역에서 MOSFET 동작을 시키기 위하여 문턱전압 이하의 전압을 제공한다.
상기 전류신호 공급부(200)는 전류모드 회로시스템의 동작을 위한 전류신호를 공급한다.
이에 대하여 우선, 상기 문턱전압 이하의 영역에서 전류가 흐른다는 것에 대하여 살펴보는 바, 도 2에 도시된 (a)는 N-채널 MOSFET VGS-ID 특성 회로이고 이를 이용하여 도 2에 도시된 (b)와 같은 N-채널 MOSFET의 VGS-ID 특성 결과 그래프를 획득하였고, 결과 그래프에 의하면 ID 1㎂가 흐를 때의 0.7V 전압을 문턱전압이라면 상기 0.7V 문턱전압 이하의 영역에서도 전류가 흐른다. 이 영역을 Sub-threshold 영역이라 한다.
또한, 도 3에 도시된 (a)는 P-채널 MOSFET VGS-ID 특성 회로이고, 이를 이용하여 도 3에 도시된 (b)와 같은 N-채널 MOSFET의 VGS-ID 특성 결과 그래프를 획득하였고, 결과 그래프에 의하면 ID 3.3㎂가 흐를 때의 0.7V 전압을 문턱전압이라면, 문턱전압 이하의 영역에서도 전류가 흐른다. 이 영역을 Sub-threshold 영역이라 한다.
결국, N-채널 MOSFET와 P채널-MOSFET는 문턱전압 이하 Sub-threshold 라는 영역에서 ㎁ 내지 ㎂ 단위의 전류가 흐른다.
다음, 공급전압(VGS)을 문턱전압 이상의 영역으로 인가하였을 때(이하, Strong-Inversion이라 함.)와, 문턱전압 이하의 영역으로 인가하였을 때(이하, Sub-Threshold라 함.) MOSFET는 유사하게 동작하는지에 대하여 살펴보는 바, 우선 상기 Strong-Threshold인 경우는 도 4에 도시된 (a)가 N-채널 MOSFET의 VDS-ID 특성 회로이고 이를 이용하여 도 4에 도시된 (b)와 같은 N-채널 MOSFET의 VDS-ID 특성 결과 그래프를 획득하였다.
이러한 결과 그래프에 의하면 공급전압인 VSG의 증가에 따라 상대적으로 N-채널 MOSFET의 다수 캐리어인 전자(n)가 더 많이 이동하여 전류가 많이 흐르고, 이때 공급전압(VGS)의 증가에 따라 전류도 함께 증가하는 구간인 선형 영역과, N-채널 MOSFET의 드레인(Drain)과 소스(Source) 사이에 전류가 최대로 흘러서 공급전압(VGS)의 증가에도 더 이상의 전류가 흐르지 않는 구간인 포화 영역을 갖는다.
또한, 도 5에 도시된 (a)가 P-채널 MOSFET의 VDS-ID 특성 회로이고, 이를 이용하여 도 5에 도시된 (b)와 같은 P-채널 MOSFET의 VDS-ID 특성 결과 그래프를 획득하였다.
이러한 결과 그래프에 의하면 공급전압인 VGS의 증가에 따라 상대적으로 P-채널 MOSFET의 다수 캐리어인 정공(p)이 더 많이 이동하여 전류가 많이 흐르고, 이때 공급전압(VGS)의 증가에 따라 전류도 함께 증가하는 구간인 선형 영역과, P-채널 MOSFET의 드레인(Drain)과 소스(Source) 사이에 전류가 최대로 흘러서 공급전압(VGS)의 증가에도 더 이상의 전류가 흐르지 않는 구간인 포화 영역을 갖는다.
다음, 상기 Sub-Threshold(Weak-Inversion)인 경우는 도 6에 도시된 (a)가 N-채널 MOSFET VDS-ID 특성 회로이고, 이를 이용하여 도 6에 도시된 (b)와 같은 N-채널 MOSFET의 VDS-ID 특성 결과 그래프를 획득하였다.
이러한 결과 그래프에 의하면 상기 Strong-Inversion과 대비해서 공급전압인 VGS의 증가에 따라 상대적으로 N-채널 MOSFET의 다수 캐리어인 전자(n)가 더 많이 이동하여 전류가 많이 흐르는 문턱전압 이상으로 인가했을 때와 유사하며 공급전압(VGS)의 증가에 따라 전류도 함께 증가하는 구간인 선영 영역과 포화 영역의 존재 또한 Strong-Inversion과 유사하다.
또한, 도 7에 도시된 (a)가 P-채널 MOSFET VDS-ID 특성 회로이고, 이를 이용하여 도 7에 도시된 (b)와 같은 P-채널 MOSFET의 VDS-ID 특성 결과 그래프를 획득하였다.
이러한 결과 그래프에 의하면 상기 Strong-Inversion과 대비해서 공급전압인 VGS의 증가에 따라 상대적으로 P-채널 MOSFET의 다수 캐리어인 정공(p)이 더 많이 이동하여 Strong-Inversion 때와 유사한 결과를 갖고, 또한 공급전압(VGS)의 증가에 따라 전류도 함께 증가하는 구간인 선형 영역과 포화영역의 존재 또한 Strong-Inversion과 유사하게 동작한다.
결과적으로 공급전압(VGS)이 문턱전압 이상에서의 영역과 문턱전압 이하의 영역에서 MOSFET는 유사하게 동작한다.
이상 설명한 바와 같이 상기 전류신호 공급부(200)는 전류모드 회로시스템의 동작을 위한 전류신호를 공급한다.
상기 전류 미러 회로부(300)는 상기 전류신호 공급부(200)로부터 전류신호를 제공받아 전류모드 신호처리를 수행한다.
즉, 신호처리(Signal Processing)라 함은 원하는 정보를 추출 및 전달을 축적하거나 시스템을 관측 제어할 수 있도록 신호에 어떠한 가공을 하는 것인데, 본 발명은 문턱전압 이하 영역의 전압을 공급받아 저전력으로 회로를 동작시키기 위해서 전류모드 신호처리로 구현된 것이다.
이와 같이 전류모드 신호처리는 초기에 설정된 BIAS 전압으로만 동작하기 때문에 전력의 변동이 거의 없고, 주파수 대역이 높아지더라도 전력을 유지하기 때문에 저전력 동작이 가능하며, 높은 속도를 요구에 저전력으로 동작된다.
상기 전류 미러 회로부(300)의 회로 구성은 도 8에 도시된 바와 같이 MOS 트렌지스터 M1, M2, M3, M4 4개로 이루어지고, 상기 M1과 M2의 각 소스는 문턱전압 이하 영역에 해당하는 전압을 공급받고, M1과 M2의 각 게이트는 서로 연결되며, M1의 드레인은 M3의 드레인과 연결되고 M2의 드레인은 M4의 드레인에 연결된다.
아울러, M3, M4의 각 게이트는 서로 연결되고, M3와 M4의 소스는 접지와 연결됨과 동시에 상기 M1, M3에 연결된 게이트와 상기 M1, M3에 연결된 드레인이 서로 연결되고, 상기 M3,M4에 연결된 게이트와 상기 M1, M3에 연결된 드레인이 서로 연결되게 구성된다.
이와 같이 구성됨에 따라 M1, M3에 문턱전압 이하 영역에 해당하는 1.2V로부터 받고 있는 바이어스 전류(J)에 전류원 소스로부터 받은 전류(J+Iin)가 흐르게 되고, 이는 M2, M4에도 같은 양의 전류가 흐르게 된다.
이와 같이 같은 양의 전류 즉, 미러된 전류가 전류 메모리 회로부(300)에 전달된다.
상기 M1, M3에 흐르는 전류양과 M2, M4에 흐르는 전류양이 동일한 점에 대하여 실시예를 들어 설명하면, 도 9에 도시된 (a)는 전류 미러의 시뮬레이션을 위한 회로이고 이 회로에 파라미터로 BIAS 전압은 1.4V(DC), 입력 전류인 Iin는 240㎁, P-채널 MOSFET의 Width/Length는 4㎛/350㎚, N-채널 MOSFET의 Width/Length는 2㎛/350㎚으로 입력하여 Transient Analysis 10㎳로 설정한 결과에 의하면 전류 미러 회로의 J+iin 전류는 도 9에 도시된 (b)와 같은 결과를 획득하였고, 전류 미러 회로의 J+iin′전류는 도 9에 도시된 (c)와 같은 결과를 획득하였다.
위 결과를 살펴보면, 상기 전류 미러 회로의 J+iin 전류는 949㎁의 전류가 흐르고 있고, 전류 미러 회로의 J+iin′전류는 945㎁의 전류가 흐르고 있어서 두 전류는 거의 같은 것이다.
상기 전류 메모리 회로부(400)는 상기 전류 미러 회로부(300)와 결속되어 트랙동작과 홀드동작에 의해 메모리 타임 동안 신호를 기억하고, 상기 기억의 성능을 저하시키는 클럭 피드스로우(Clock-Feedthrough)를 방지하기 위한 더미 모오스(Dummy MOS)를 더 구비한다.
또한, 상기 전류 메모리 회로부(400)의 구성은 도 8에 도시된 바와 같이 MOS 트렌지스터 M7, M8, M9, M10 4개로 이루어진다.
상기 M7, M8의 소스는 문턱전압 이하 영역에 해당하는 전압을 공급받고 M7, M8의 각 게이트는 서로 연결되며, M8의 드레인은 M10의 드레인에 연결되고 M9의 드레인은 M7의 드레인에 연결된다.
아울러, M9, M10의 각 게이트는 서로 연결되며, M9, M10의 소스는 접지와 연결됨과 동시에 M7, M8에 연결된 게이트와 상기 M7, M9에 연결된 드레인에 서로 연결되고 상기 M9, M10에 연결된 게이트와 상기 M7, M9에 연결된 드레인이 후술되는 더미 모오스의 MOS트랜지스터 M5, M6를 통해 서로 연결되게 구성된다.
따라서, 스위치1(SW1), '스위치2(SW2)가 'ON'될 때 M9의 기생캐패시터에 J+Iin만큼 전류가 흐르게 되고 스위치1(SW1), 스위치2(SW2)가 OFF됨에 따라 일정 시간동안 M9에 기생캐패시터에 전류가 유지하고 있다가 스위치3(SW3)가 ON되면 J+Iin만큼 전류가 흐르게 된다.
상기 스위치3(SW3)은 스위치1(SW1)의 동작을 하게 되며, 스위치3(SW3), 스위치4(SW4)가 ON됨에 따라 M15의 기생캐패시터에 J+Iin이 저장되게 되고, 또 다시 스위치(SW5)가 ON되면 M16에 J+Iin 만큼의 전류가 흐르게 된다.
반복하여 스위치5(SW5), 스위치6(SW6)이 ON되면 M21의 기생캐패시터에 J+Iin 만큼의 전류가 저장된다.
따라서, 상기 전류 메모리 회로부(400)는 전류의 트랙동작과 홀드동작에 의해 메모리 타임 동안 신호를 기억하는 것이다.
이와 같이 구성됨에 따라, 트랙동작과 홀드동작에 의해 메모리 타임 시간 동안 신호를 기억하게 되는데 이에 대하여 실시예를 들어 설명하면, 도 10에 도시된 (a)는 전류 메모리 동작회로이고, 도 10에 도시된 (b)는 전류 메모리 타이밍 다이어그램으로서 스위치1, 2(SW1, 2)는 Off 동작이고, 스위치 3(SW3)은 ON 동작되어 있는 상태에서 트랙 동작이면 M1의 CGS에 축전된 전하를 메모리 타임(t) 만큼 시간이 지연된 후에 스위치3(SW3)을 ON시키면 다음단에 있는 회로에서 전류를 끌어와 초기 M1의 CGS에 축전된 전하(J+iin)만큼의 전류가 M2의 드레인과 소스 사이에 흐르게 되며, 이때 전류양은 J+iin′이 된다.
따라서, 트랙과 홀드에 의해 지연시간(t) 동안 신호를 메모리할 수 있게 된다.
아울러, 기억 성능을 저해하는 클럭 피드스로우(Clock-Feedthrough)를 방지하기 위한 더미 모오스(Dummy MOS)는 도 8에 도시된 바와 같이 M5의 기생캐패시터 성분을 제어하여 M9의 기생캐패시터에 저장된 전류가 M5의 기생캐패시터쪽으로 누설되지 않도록 방지한다.
상기 더미 모오스의 회로 구성은 스위치 1, 2와 MOS 트렌지스터 M5, M6으로 구성되어 상기 전류 미러 회로에 구성된 M2, M4 사이에 연결된 드레인으로부터 제공받는 전류를 스위치1에서 스위칭하고 상기 스위치1과 M5의 드레인이 연결되며, M5의 게이트는 인버터의 입력단에 연결되고 M5의 소스는 M6의 드레인에 연결되며, M6의 게이트는 상기 인버터의 출력단과 연결되고 M6의 소스는 M9, M10의 게이트 사이에 연결됨과 동시에 인버터의 입력단에 스위치2가 구성된다.
끝으로 상기 전류 메모리 회로부(400) 다음 단에 상기 전류 메모리 회로부(400)와 동일한 전류 메모리 회로부(400)가 다단으로 구성되는 것이 바람직하다.
즉, 도 8에 도시된 바와 같이 하나의 전류 메모리 회로부(400)만 구성되는 것이 아니고 다단으로 구성될 수 있는 것이다.
끝으로 도 11에 도시된 (a)는 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로이고, 도 11에 도시된 (b)는 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 결과 그래프를 획득하였다.
이러한 결과 그래프에 의하면 전류 미러를 통과하여 첫 번째 전류 메로리의 전류 MOS에 흐르는 전류가 메모리 타임(1㎳) 만큼 지연 후 같은 양의 전류가 흐르는 것이 확인되고 다시 또 한번의 메모리 타임(1㎳) 만큼 지연 후에 초기 메모리 MOS에 흘렀던 전류 만큼 또 다시 같은 양의 전류가 흐르는 것이 확인되었다.
이러한 결과 초기 메모리 MOS에 축적된 전류량이 총 메모리 타임(2㎳) 경과 후에도 같은 양의 전류가 흐르는 것을 확인할 수 있었다.
이상에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : Sub-threshold 영역의 전원공급부 200 : 전류신호 공급부
300 : 전류 미러 회로부 400 : 전류 메모리 회로부

Claims (5)

  1. Sub-Threshold영역에서 MOSFET를 동작을 시키기 위하여 문턱전압 이하의 전압을 제공하는 Sub-threshold 영역의 전원공급부와;
    전류모드 회로시스템의 동작을 위한 전류신호를 공급하는 전류신호 공급부와;
    상기 전류신호 공급부로부터 전류신호를 제공받아 전류모드 신호처리를 수행하는 전류 미러 회로부; 및
    상기 전류 미러 회로부와 결속되어 트랙동작과 홀드동작에 의해 메모리 타임 동안 신호를 기억하고, 상기 기억의 성능을 저하시키는 클럭 피드스로우를 방지하기 위한 Dummy MOS를 더 구비한 전류 메모리 회로부로 이루어진 것을 특징으로 하는 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로.
  2. 청구항 1에 있어서,
    상기 전류 메모리 회로부 다음 단에 상기 전류 메모리 회로부와 동일한 전류 메모리 회로부가 다단으로 더 구성된 것을 특징으로 하는 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로.
  3. 청구항 1에 있어서, 상기 전류 미러 회로부는
    MOS 트렌지스터 M1, M2, M3, M4 4개로 이루어지고, 상기 M1, M2의 각 소스는 문턱전압 이하 영역에 해당하는 전압을 공급받고 M1, M2의 각 게이트는 서로 연결되며, M1의 드레인은 M3의 드레인과 연결되고 M2의 드레인은 M4의 드레인에 연결되며, M3, M4의 각 게이트는 서로 연결되고 M3, M4의 소스는 접지와 연결됨과 동시에 상기 M1, M3에 연결된 게이트와 상기 M1, M3에 연결된 드레인이 서로 연결되고 상기 M3,M4에 연결된 게이트와 상기 M1, M3에 연결된 드레인이 서로 연결되게 구성된 것을 특징으로 하는 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로.
  4. 청구항 1 또는 청구항 2에 있어서, 상기 전류 메모리 회로부는
    MOS 트렌지스터 M7, M8, M9, M10 4개로 이루어지고, 상기 M7, M8의 소스는 문턱전압 이하 영역에 해당하는 전압을 공급받고 M7, M8의 각 게이트는 서로 연결되며, M8의 드레인은 M10의 드레인에 연결되고 M9의 드레인은 M7의 드레인에 연결되고 M9, M10의 각 게이트는 서로 연결되며, M9, M10의 소스는 접지와 연결됨과 동시에 M7, M8에 연결된 게이트와 상기 M7, M9에 연결된 드레인에 서로 연결되고 상기 M9, M10에 연결된 게이트와 상기 M7, M9에 연결된 드레인이 상기 Dummy MOS의 MOS트랜지스터 M5, M6을 통해 서로 연결되게 구성된 것을 특징으로 하는 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로.
  5. 청구항 1에 있어서, 상기 Dummy MOS는
    스위치 1, 2와 MOS 트렌지스터 M5, M6으로 구성되어 상기 전류 미러 회로에구성된 M2, M3 사이에 연결된 드레인으로부터 제공받는 전류를 스위치1에서 스위칭하고 상기 스위치1과 M5의 드레인이 연결되며 M5의 게이트는 인버터의 입력단에 연결되고 M5의 소스는 M6의 드레인에 연결되며, M6의 게이트는 상기 인버터의 출력단과 연결되고 M6의 소스는 상기 전류 메모리 회로의 M9, M10의 게이트 사이에 연결됨과 동시에 인버터의 입력단에 스위치2로 구성된 것을 특징으로 하는 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로.
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