KR20010041927A - 누설 전류를 감소시키기 위한 회로 - Google Patents

누설 전류를 감소시키기 위한 회로 Download PDF

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KR20010041927A
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마르틴 아이젤레
마티아스 에베를라인
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Abstract

본 발명은 낮은 차단 전압의 트랜지스터(NV-트랜지스터)로 이루어진 회로 부품(2, 3)을 포함하는 회로에 관한 것이다. 상기 회로 부품(2, 3)의 누설 전류를 감소시키기 위해, 회로 부품이 높은 차단 전압의 스위칭 트랜지스터(MP1, MN1)의 중간 접속에 의해 공급 전압(VDD, VSS)에 결합되고, 높은 차단 전압의 스위칭 트랜지스터(MP1, MN1)와 병렬로 낮은 차단 전압의 제어 트랜지스터(MNH1, MPH1)가 접속된다.

Description

누설 전류를 감소시키기 위한 회로 {CIRCUIT FOR REDUCING LEAKING CURRENT}
특히 휴대용에 있어서 마이크로일렉트로닉 회로의 낮은 전류 소비가 바람직한데 그 이유는 주어진 배터리 또는 어큐뮬레이터 용량에서 지속 시간이 연장되기 때문이다. 예컨대 공급 전압의 감소에 의해 전류 소비가 낮아질 수 있으나, 공급 전압의 감소는 물론 MOS-트랜지스터에서 스위칭 속도를 감소시킨다. 낮은 전류 소비와 더불어 트랜지스터의 높은 스위칭 속도가 필요할 경우, 공급 전압에 부가해서 트랜지스터의 차단 전압이 감소되어야만 한다. 예컨대 1볼트의 공급 전압에서는 통상적으로 0.3 내지 0.2볼트(공급 전압의 4 분의 1 값)의 트랜지스터의 차단 전압이 필요하며, 3.3볼트의 공급 전압에서는 0.6 내지 약 0.4볼트의 차단 전압이 필요하다. 그러나, 상기와 같이 낮은 차단 전압은 폐쇄된, 즉 제어되지 않은 트랜지스터에서 매우 높은 누설 전류를 야기하며, 이것은 특히 회로의 긴 포우즈 단계("Standby")에서 배터리 또는 어큐뮬레이터의 부하를 야기시킨다.
회로의 포우즈 단계에서 정적 누설 전류 소비를 감소시키는 여러 가지 방법이 공지되어 있다.
예컨대 Shin'ichiro Mutoh 등, IEEE International Solid-State Circuits Conference, 1996, 페이지 168 이하에는 회로에서 사용될 수 있는 다수의 차단 전압을 갖는 트랜지스터, 소위 다중 임계 전압(Multi-Threshold-Voltage)의 CMOS 트랜지스터가 공지되어 있다. 여기서, 마이크로일렉트로닉 회로는 높은 차단 전압을 갖는 PMOS 및/또는 NMOS 트랜지스터에 의해 공급 전압 VDD 또는 VSS에 접속된다. 액티브한 상태에서 이러한 트랜지스터가 제어되기 때문에(VDD 및 VSS 의 게이트 전압은 NMOS 또는 PMOS-트랜지스터에 인가된다), 국부적인 공급 라인(VDDL) 및 (VSSL)이 VDD 또는 VSS에 접속된다. 스탠바이 모드에서 상기 트랜지스터는 폐쇄되며(VSS 및 VDD의 게이트 전압이 NMOS 또는 PMOS-트랜지스터에 인가된다), 전류 소비는 스위칭 트랜지스터의 높은 차단 전압으로 인한 낮은 누설 전류로 감소된다.
저장 회로 부품은 그것의 정보들을 보유하기 위해, 부가의 조치가 취해진다. 다시 말해 고전압 스위칭 트랜지스터가 폐쇄되면, 회로의 NV-트랜지스터(낮은 차단 전압의 트랜지스터)의 높은 누설 전류에 의해 몇 시간 후에 회로 내부의 모든 전압이 보상됨으로써, 회로 부품 내의 저장 소자의 정보들이 사라지게 된다. 정보 손실을 막을 수 있는 가능성은 저장 회로 부품 내에 높은 차단 전압을 갖는 트랜지스터를 사용하는 것이다. 그러나, 저장 회로부품의 매칭으로 인해 새로운 회로 디자인이 필요하게 된다.
포우즈 단계 동안 정적 누설 전류 소비를 감소시키기 위한 부가의 조치는 웰 및 기판 전위가 효과적인 차단 전압의 상승을 위해 바이어스되는 것이다. 백-바이어싱("Back-Biasing")이라고 공지된 이러한 조치는 예컨대 Tadahiro Kuroda 등, IEEE International Solid-State Circuits Conference, 1996, 페이지 166 이하에 개시되어 있다. 스탠바이 단계 동안 웰이 공급 전압(VDD)을 초과하는 전압으로 상승되고, 기판 전위는 공급 전압(VSS) 미만의 값으로 감소된다. 이것은 상응하는 낮은 누설 전류를 가진 PMOS 또는 NMOS 트랜지스터의 높은 차단 전압을 야기시킨다. 이 조치의 단점은 2개의 부가 전압이 필요하다는 것이며, 스탠바이 단계의 지속 시간과 무관하게 항상 동일한 스위칭 에너지가 기판 및 웰의 충방전을 위해 필요하다는 것이다. 회로 부품이 비활성화되어야 하면, 웰에 있는 트랜지스터의 차단 전압만이 영향을 받을 수 있고(n-웰 프로세스에서 이것은 PMOS-트랜지스터임), 기판 전위가 모든 회로 부품에 대해 동일하다.
독일 특허 공개 제 195 15 417 A1호에는 파워 MOSFET를 제어하기 위한 회로가 공지되어 있다. 여기서는 파워 MOSFET가 차단되면 제어 IC가 제어 가능한 스위치를 통해 접속되도록, 제어 IC가 제어 가능한 스위치를 통해 공급 전압에 접속된다.
본 발명은 낮은 차단 전압의 트랜지스터(NV-트랜지스터)로 이루어진 회로에 관한 것이다.
도 1a는 본 발명에 따른 회로의 제 1 실시예,
도 1b는 제 1 실시예의 공급 전압(VDDL)의 파형도,
도 2a는 본 발명에 따른 회로의 제 2 실시예,
도 2b는 제 2 실시예의 공급 전압(VDDL) 및 (VSSL)의 파형도,
도 3a는 본 발명에 따른 회로의 제 3 실시예,
도 3b는 제 3 실시예의 공급 전압(VDDL) 및 (VSSL)의 파형도,
도 4a는 본 발명에 따른 회로의 제 4 실시예,
도 4b는 제 4 실시예의 공급 전압(VDDL) 및 (VSSL)의 파형도,
도 5a는 본 발명에 따른 회로의 제 5 실시예,
도 5b는 제 5 실시예의 공급 전압(VDDL) 및 (VSSL)의 파형도,
도 6은 공급 전압(Vds)에 대한 PMOS-누설 전류를 나타낸 다이어그램이다.
본 발명의 목적은 낮은 전류 소비와 더불어 동시에 트랜지스터의 높은 스위칭 속도가 보장되고, 회로 부품의 폐쇄된, 제어되지 않은 트랜지스터에서 누설 전류 및 그에 따라 특히 회로의 긴 포우즈시 배터리 또는 어큐뮬레이터 용량의 부하가 감소될 수 있도록 구성된 특히 휴대용 마이크로일렉트로닉 회로를 제공하는 것이다.
상기 목적은 청구항 제 1항에 따른 회로에 의해 달성된다.
본 발명에 따라 회로 부품이 높은 차단 전압의 스위칭 트랜지스터(HV-트랜지스터)의 중간 접속에 의해 공급 전압(VDD, VSS)에 결합되고, HV-스위칭 트랜지스터와 병렬로 NV-제어 트랜지스터가 접속된다.
본 발명은 높은 및 낮은 차단 전압을 가진 트랜지스터의 사용에 의해 낮은 차단 전압의 트랜지스터(NV-트랜지스터)로 이루어진 회로 및 회로 부품의 누설 전류를 감소시킨다. 본 발명에 따른 해결책은 공지된 조치에 비해 하기 장점을 갖는다:
- 저장 회로 부품에서의 조치 없이, 그리고 다수의 공급 전압 및/또는 공급 전압 제어 없이 데이터가 회로 부품의 저장 소자에 홀딩될 수 있다.
액티브 모드로부터 스탠바이 모드로의 전환이 디지탈 제어 신호에 의해 이루어진다. 본 발명에 따른 조치는 바람직하게는 회로 부품 자체에도 적용될 수 있다.
본 발명의 또다른 바람직한 실시예는 청구범위 종속항에 제시된다.
하기에서 도면을 참고로 설명되는 본 발명의 실시예에서 동일한 회로 부품은 동일한 도면 부호를 갖는다. 하기에서, 높은 차단 전압(즉, 약 0.4V 내지 약 0.6V의 차단 전압 Vth)을 가진 트랜지스터는 HV-트랜지스터(high-Vth-트랜지스터)로 표시되고, 낮은 차단 전압을 가진 트랜지스터는 NV-트랜지스터(low-Vth-트랜지스터)로 표시된다. 도시된 실시예의 회로는 시뮬레이션에 의해 테스트되었다. 저장 회로 부품 및 조합 회로 부품은 통합해서 블록으로 표시되며, 상기 블록은 국부적 공급 전압 라인(VDDL) 및/또는 (VSSL)에 접속된다. 상기 블록으로 통합된 저장 및 조합 회로 부품 내의 모든 트랜지스터는 lowVth의 낮은 차단 전압을 갖는다. 상기 lowVth는 NMOS-트랜지스터 또는 PMOS-트랜지스터에 대해 약 0.25 볼트이다. 스위칭 트랜지스터로는 highVth의 차단 전압을 가진 HV-트랜지스터가 사용된다. 상기 highVth는 약 0.5 볼트이다.
각각의 실시예에 대해 도시된 VDDL 및 VSSL의 전압 파형에서, 0.5㎲까지는 액티브 단계이고, 그 이후에는 시점 65㎲까지 지속되는 스탠바이 단계가 시작된다. 그리고 나서, 다른 액티브 단계가 시작된다.
모든 실시예에서 하기 도면 부호가 사용된다;
1: 회로 블록 2: 저장 회로 부품
3: 조합 회로 부품 4: 데이터 입력
5: 클록 입력 6: 조합 회로 부품(3)의 출력
7, 11: 고전압 기판 8, 12: 웰 전압
9, 13: 저전압 기판 10, 14: 기판 전압
15: 저장 회로 부품(2)의 데이터 출력
16: 조합 회로 부품(3)의 입력
17, 18: 제어 신호, 스위칭 트랜지스터
MP1, MN1: 높은 차단 전압의 스위칭 트랜지스터(HV-트랜지스터)
MNH1, MPH1: 낮은 차단 전압의 제어 트랜지스터(NV-제어 트랜지스터)
도 1a에 따른 실시예에서는 HV-PMOS 스위칭 트랜지스터(MP1)와 병렬로 NV-NMOS 트랜지스터(MNH1)가 접속된다. 상기 NV-NMOS 트랜지스터의 게이트(19)는 글로벌 공급 전압(VDD)에 의해 제어된다. NV-트랜지스터(MNH1)는 HV-스위칭 트랜지스터(MP1)와 병렬로 접속된 다이오드이며, 반대 극성의 NV-트랜지스터(MNH1)로 구성된다. 회로의 액티브 상태에서, 트랜지스터(MP1)는 도통되며, 국부 공급 전압 라인(VDDL)은 공급 전압(VDD)에 접속된다. 트랜지스터(MP1)가 접속되면, 블록(1) 내의 회로 부품(2) 및 (3)의 NV-트랜지스터의 높은 누설 전류로 인해 VDDL의 전위가 강하한다(도 1b). VDDL의 전위가 VDD-lowVthn*의 값에 이르면, 트랜지스터(MNH1)가 전류를 도통시키기 시작한다. 이로 인해, 전위(VDDL)가 상기 값으로 유지됨으로써, 저장 회로 부품(2)이 그 데이터를 홀딩할 수 있다. 값 lowVthn*은 기판 제어 효과에 의해 증가된 NV-트랜지스터의 차단 전압인데, 그 이유는 기판이 트랜지스터(MNH1)의 소오스 노드 보다 낮은 전위에 접속되기 때문이다.
누설 전류의 감소는 드레인-소오스 전압에 대한 누설 전류의 의존성으로부터 주어진다. 이러한 특성은 도 6에 측정 결과로 나타난다. 우측으로 소오스-드레인 전압(Vds)이, 그리고 상부로 PMOS 누설 전류(차단 전압 Vth = 0.2 V)가 도시된다. 소오스-드레인 전압(Vds)이 1 볼트로부터 예컨대 0.5 볼트로 감소되면, 누설 전류가 약 70% 정도 감소한다. 즉, 공급 전압이 동작 상태에서(1 볼트에서) 블록(1)의 누설 전류를 공급할 필요가 없고 단지 1/3로 감소된 누설 전류만을 공급하면 된다. 드레인-소오스 전압(Vds)이 보다 낮아지면, 현저한 감소가 가능하다.
회로의 내부에서 웰 전위가 공급 전압(VDDL)으로부터 분리되어 안내되고 VDD와 접속되는, 도 2a에 따른 제 2 실시예에서는 Vds 의존성을 지나 누설 전류의 부가 감소가 가능하다. 도 2a에 따른 회로의 액티브 상태에서 트랜지스터(MP1) 및 (MN1)는 도통되고, 전위 라인(VDDL) 및 (VSSL)이 전위(VDD) 또는 (VSS)에 접속된다. 트랜지스터(MP1)가 폐쇄되면, 블록(1)의 NV-트랜지스터의 높은 누설 전류로 인해 VDDL의 전위가 강하한다(도 2b). VDDL의 전위가 값 VDD-lowVthn*의 값에 이르면, 트랜지스(MNH1)가 전류를 도통시키기 시작한다. 동일한 것이 전위(VSSL)에도 적용된다; 전위(VSS)가 값 VSS + lowVthp* = lowVthp(VSS = 0으로 인해)에 이르면, 트랜지스터(MPH1)가 도통되기 시작한다. 이로 인해, 전위(VDDS) 및 (VSSL)가 상기 값으로 유지되므로, 저장 회로 부품(2)이 그 데이터를 홀딩할 수 있다. 값 lowVthn* 및 lowVthp*은 기판 제어 효과에 의해 증가된 NV-트랜지스터의 차단 전압이다(웰 및 기판이 각각의 소오스 노드 보다 높은 또는 낮은 전위에 접속된다.) 여기서도 회로 부품(2) 및 (3) 내의 폐쇄된 트랜지스터에 대한 드레인-소오스 전압이 VDD 미만으로 현저히 감소된다. 이것은 낮은 누설 전류를 야기시킨다. 동시에, 블록(1)에서 NV-트랜지스터의 효과전인 차단 전압의 증가가 이루어지는데, 그 이유는 기판 전위 및 웰 전위가 VSS 또는 VDD로 유지되기 때문이다. 이것은 부가의 전류원 없이 기판 및 웰의 바이어싱(Back-Biasing)에 상응한다. 이로 인해 증가된 차단 전압은 공급 전압(VDD)로부터 공급되는 회로 부품(2) 및 (3)의 누설 전류를 부가로 감소시킨다. 시뮬레이션에 의해, 1 볼트에 비해 1/15로 누설 전류의 감소가 확인되었다.
도 3a는 전술한 제 2 실시예에 비해, 다이오드로서 병렬 접속된 NV-트랜지스터(MPH1)를 가진 HV-스위칭 트랜지스터(MN1)만이 사용되는 제 3 실시예를 도시한다. 여기서는, 스위칭 트랜지스터(MN1) 및 "다이오드 트랜지스터"(MPH1)으로 인해 전술한 실시예에 비해 표면 필요가 절반으로 감소된다는 장점이 있다. 이 경우, 블록(1)의 스위칭 부품(2) 및 (3)의 N-채널-NV-트랜지스터에서만 기판 제어 효과에 의해 차단 전압이 상승한다. 차단 P-채널-NV-트랜지스터에서는 낮은 드레인-소오스 전압에 의해서만 누설 전류가 감소된다. 시뮬레이션에 의해, 1볼트에 비해 1/10로 누설 전류의 감소가 확인되었다. 도 3b는 스탠바이 단계 동안 VDDL 및 VSSL의 파형을 나타낸다.
전술한 실시예에서, 다이오드로서 접속된 반대 극성의(HV-스위칭 트랜지스터에 비해) NV-트랜지스터가 사용된다. 이것은 VDDL 또는 VSSL의 전위를 lowVthp* 또는 lowVthn* 만큼 강하 또는 상승시키고, 기판 제어 효과에 의해 증가된 NV-트랜지스터의 차단 전압을 야기시킨다. 그러나, 다이오드로서 접속된 동일한 극성의 NV-트랜지스터를 HV-스위칭 트랜지스터에 병렬 접속시키는 것도 가능하다. 이 경우는 본 발명의 제 4 실시예로서 도 4a에 도시된다. 도 4a에 따른 회로에서, VDDL 및 VSSL의 전위가 lowVthp 또는 lowVthn 만큼, 즉 VSS 또는 VDD의 기판 전위 및 웰 전위를 가진 NV-트랜지스터의 차단 전압 만큼 이동된다(MNH1 및 MPH1에서 기판 제어 효과 없음). 도 4b는 스탠바이 단계 동안 VDDL 및 VSSL의 파형을 나타낸다.
전술한 실시예에서 설명한 바와 같이 lowVthp 또는 lowVthn 만큼 VDDL 및 VSSL의 이동이 충분치 않으면, 즉 NV 트랜지스터의 소오스-드레인 전압이 너무 높으면, 5a도에 따른 제 5 실시예는 하기 해결책을 제공한다: 다이오드로서 접속된 NV-트랜지스터(HV-트랜지스터와 동일한 극성을 가진)의 직렬 접속에 의해, VDDL 및 VSSL의 전위가 lowVthp 또는 lowVthn의 수배 만큼 이동된다. 도 5a에 따른 실시예에서, 2개의 NV-트랜지스터(MPH1), (MPH2) 또는 (MNH1) 및 (MNH2)가 스위칭 트랜지스터(MP1) 또는 (MN1)에 대해 병렬 접속된다. 도 5b는 스탠바이 단계 동안 VDDL 및 VSSL의 파형을 나타낸다.

Claims (7)

  1. 낮은 차단 전압의 트랜지스터(NV-트랜지스터)로 이루어진 회로 부품(2, 3)을 포함하고,
    상기 회로 부품(2, 3)의 누설 전류를 감소시키기 위해, 회로 부품이 높은 차단 전압의 스위칭 트랜지스터(MP1, MN1)의 중간 접속에 의해 공급 전압(VDD, VSS)에 결합되는, 회로에 있어서,
    높은 차단 전압의 스위칭 트랜지스터(MP1, MN1)와 병렬로 낮은 차단 전압의 제어 트랜지스터(MNH1, MPH1)가 접속되는 것을 특징으로 하는 회로.
  2. 제 1항에 있어서,
    다른 공급 전압(VSS, VDD)이 높은 차단 전압의 스위칭 트랜지스터(MN1,MP1)에 대해 병렬 접속된 낮은 차단 전압의 제어 트랜지스터(MPH1, MNH1)을 통해 회로 부품에 접속되는 것을 특징으로 하는 회로.
  3. 제 1항 또는 2항에 있어서,
    높은 차단 전압의 스위칭 트랜지스터(MP1, MN1) 및 낮은 차단 전압의 제어 트랜지스터(MNH1, MPH1)가 반대 극성을 갖는 것을 특징으로 하는 회로.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서,
    회로 부품이 액티브 및 패시브 "스탠바이" 동작 상태를 가지며, 2개의 동작 상태 간의 전환이 디지탈 제어 신호에 의해 이루어지는 것을 특징으로 하는 회로.
  5. 제 1항 내지 4항 중 어느 한 항에 있어서,
    동일한 극성을 가진 낮은 차단 전압의 다수의 제어 트랜지스터(MNH1, MNH2, MNP1, MNP2)가 높은 차단 전압의 스위칭 트랜지스터(MP1, MN1)에 병렬 접속되는 것을 특징으로 하는 회로.
  6. 제 1항 내지 5항 중 어느 한 항에 있어서,
    상기 회로 부품(2, 3)이 반도체 기판 내에 형성되고, 반도체 기판 및 상기 반도체 기판에 형성된 전체 웰 영역이 국부적 공급 전압(VSSL 또는 VDDL)에 결합되는 것을 특징으로 하는 회로.
  7. 제 1항 내지 5항 중 어느 한 항에 있어서,
    상기 회로 부품(2, 3)이 반도체 기판 내에 형성되고, 상기 반도체 기판 내에 형성된 웰 영역이 글로벌 공급 전압(VSS 또는 VDD)에 결합되는 것을 특징으로 하는 회로.
KR1020007010235A 1998-03-16 1999-03-11 누설 전류를 감소시키기 위한 회로 KR20010041927A (ko)

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