KR100712158B1 - 반도체 집적 회로 및 오피앰프 회로 - Google Patents

Abstract

스탠바이 모드 시에 발생하는 스터빌리티 특성에 기인하는 MOS 트랜지스터의 특성 열화를 억제하여, 회로 특성 열화를 회피한다. 오피앰프 회로에서, 차동 MOS 트랜지스터 M3, M4의 백 게이트 B와 소스 S 사이에 접속된, 접속용 MOS 트랜지스터 M10, M11과, 전원 전위 VDD와 상기 백 게이트 B 사이에 접속된 바이어스 설정용 MOS 트랜지스터 M12를 구비하는 것이다. M10은 게이트에 스탠바이 신호 STB가 인가된 P 채널형 MOS 트랜지스터이고, M11은 게이트에 반전 스탠바이 신호 STBB가 인가된 N 채널형 MOS 트랜지스터이다. 또한, M12는 게이트에 반전 스탠바이 신호 STBB가 인가된 P 채널형 MOS 트랜지스터이다.

게이트, 반전 스탠바이 신호, 스탠바이 모드, 오피앰프 회로

Description

반도체 집적 회로 및 오피앰프 회로{SEMICONDUCTOR INTEGRATED CIRCUIT AND OPERATIONAL AMPLIFIER CIRCUIT}

도 1은 본 발명의 실시예에 따른 오피앰프 회로의 회로도.

도 2는 도 1의 차동 MOS 트랜지스터 M3의 바이어스 상태를 도시하는 도면.

도 3은 종래 기술에 따른 오피앰프 회로의 회로도.

도 4는 도 3의 차동 MOS 트랜지스터 M3의 바이어스 상태를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

M1, M2 : N 채널형 MOS 트랜지스터

M3, M4 : P 채널형 차동 MOS 트랜지스터

M5 : 바이어스 설정용의 P 채널형 MOS 트랜지스터

M6, M7 : 출력용 MOS 트랜지스터

M10, M11 : 접속용 MOS 트랜지스터

M12 : 바이어스 설정용 MOS 트랜지스터

<특허 문헌1>일본 특개평10-075133호 공보

본 발명은, 반도체 집적 회로 및 오피앰프 회로에 관한 것으로, 특히 스탠바이 상태로 설정 가능한 반도체 집적 회로 및 오피앰프 회로에 관한 것이다.

일반적으로, MOS 트랜지스터 특성의 열화 요인 중 하나로서 스터빌리티가 있다. 이것은 MOS 트랜지스터의 게이트 산화막에 발생하는 게이트 전계가 강전계 상태에서 장시간 유지되거나, 또는 다이내믹한 동작에 의해 그와 같은 강전계 상태에 놓여진 경우, 게이트 산화막의 결함에 전하가 트랩되어 트랜지스터 특성(주로, 임계값 전압 Vt)이 시간의 경과에 따라 변화하는 현상이다.

이 스터빌리티 특성에는 게이트 전계의 방향에 따라, NBTI 모드와 PBTI 모드, 2 종류가 있다. NBTI 모드에서는, 게이트 전계의 방향은 백 게이트로부터 게이트를 향하고, PBTI 모드에서는 반대로 게이트 전계의 방향은 게이트로부터 백 게이트를 향한다.

이러한 MOS 트랜지스터의 스터빌리티 특성과 회로 특성의 열화의 관계에 대하여 구체적인 회로예를 이용하여 설명한다. 도 3은 종래의 오피앰프 회로의 회로도이다. 이 오피앰프 회로는, 커런트 미러를 구성하는 한쌍의 N 채널형 MOS 트랜지스터 M1, M2, 한쌍의 차동 입력 신호 VINN, VINP가 게이트에 인가되는 한쌍의 P 채널형 차동 MOS 트랜지스터 M3, M4를 구비하고 있다. 한쌍의 P 채널형 차동 MOS 트랜지스터 M3, M4와 전원 전위 VDD 사이에는 바이어스 전위 VB가 게이트에 인가된 바이어스 설정용의 P 채널형 MOS 트랜지스터 M5가 삽입되어 있다. 여기서, 한쌍의 차동 MOS 트랜지스터 M3, M4의 백 게이트 B와 소스 S는 단락됨으로써 백 게이트 바 이어스 효과를 방지하여, 오피앰프 회로의 입력 다이내믹 범위가 넓게 설정되어 있다.

M6, M7은 출력용 MOS 트랜지스터이고, M6은 P 채널형이고, M7은 N 채널형이다. 출력용 MOS 트랜지스터 M7의 게이트에는 차동 MOS 트랜지스터 M4와 MOS 트랜지스터 M2의 접속점의 전위가 공급되고 있다. 또한, 출력용 MOS 트랜지스터 M7의 게이트에는 스탠바이 신호 STB에 의해 제어된 N 채널형의 MOS 트랜지스터 M8이 접속되어, 스탠바이 시에 스탠바이 신호 STB가 하이로 되면 MOS 트랜지스터 M8이 온하여 출력용 MOS 트랜지스터 M7의 게이트를 강제적으로 접지 전위 VSS로 설정하고, 출력용 MOS 트랜지스터 M7을 오프시키도록 구성되어 있다.

또한, 출력용 MOS 트랜지스터 M6의 게이트에는 상기 바이어스 전위 VB가 인가되고 있다. 여기서 상기 바이어스 전위 VB를 공급하는 라인에는 반전 스탠바이 신호 STBB(스탠바이 신호 STB의 반전 신호)에 의해 제어된 P 채널형의 MOS 트랜지스터가 접속되어 있고, 스탠바이 모드 시에 반전 스탠바이 신호 STBB가 로우로 되면 MOS 트랜지스터 M9가 온하여, 출력용 MOS 트랜지스터 M6의 게이트를 강제적으로 전원 전위 VDD로 설정하고, 출력용 MOS 트랜지스터 M6을 오프시키도록 구성되어 있다. 즉, 상기 바이어스 전위 VB는, 통상 동작 시에는 전원 전위 VDD와 접지 전위 VSS의 중간 전위로 설정되고, 스탠바이 시에는 MOS 트랜지스터 M9가 온함으로써 전원 전위 VDD로 강제적으로 설정된다.

따라서, 이 오피앰프 회로에 따르면, 스탠바이 모드 시에는 바이어스 설정용 MOS 트랜지스터 M5, 출력용 MOS 트랜지스터 M6, M7이 오프로 됨으로써 회로의 소비 전력이 저감된다.

이 스탠바이 모드 시에, 바이어스 설정용 MOS 트랜지스터 M5, 출력용 MOS 트랜지스터 M6, M7에 대해서는, 게이트 전계는 약전계로 되어, 스터빌리티 특성 상의 문제는 없다. 그러나, 한쌍의 차동 MOS 트랜지스터 M3, M4에 대해서는, 바이어스 설정용 MOS 트랜지스터 M5가 오프하고 있기 때문에, 이들의 백 게이트 B가 부유 상태로 되어 그 백 게이트 전위 VB도 불확정해지기 때문에, 차동 입력 신호 VINN, VINP에 의해서는, 게이트 전계가 강전계로 되어, 전술한 스터빌리티 특성의 NBTI 모드와 PBTI 모드, 2개의 모드가 나타나는 것으로 된다.

전술한 바와 같이, 도 3의 오피앰프 회로에서는 스탠바이 모드 시에, 한쌍의 차동 MOS 트랜지스터 M3, M4의 백 게이트 B가 부유 상태로 됨으로써, 스터빌리티 특성의 NBTI 모드와 PBTI 모드, 2개의 모드가 나타나고, 트랜지스터 특성의 열화, 특히 임계값 전위의 큰 시간의 경과에 따른 변화가 발생하여, 통상 동작 시에 차동 MOS 트랜지스터 사이에 오프셋 전압이 발생하는 경우가 있었다.

스터빌리티 특성의 NBTI 모드와 PBTI 모드 중 어느 쪽의 모드가 트랜지스터 특성을 더 많이 열화시킬지에 대해서는 제조 프로세스에 많이 의존한다. 임의의 제조 프로세스에서 시험 제작된 LSI에서, P 채널형 MOS 트랜지스터가, NBTI 모드보다도 PBTI 모드에서, 임계값 전압 Vt의 시간의 경과에 따른 변화가 더 크게 발생하는 것이 실험 상에서 판명되었다.

전술한 오피앰프 회로에서는, 도 4에 도시한 바와 같이 스탠바이 모드 시에 예를 들면 차동 MOS 트랜지스터 M3의 차동 입력 신호 VINN이 전원 전위 VDD로 설정되면, 백 게이트 전위 VB는 VSS<VB<VDD의 범위에서 불확정하게 된다고 생각되어지기 때문에, VINN>VB로 되고, PBTI 모드로 되어, 임계값 전압 Vt의 시간의 경과에 따른 변화가 발생하는 것으로 된다.

따라서, 본 발명에 따르면, 통상 동작 시에는 MOS 트랜지스터의 백 게이트를 그 소스에 접속하고, 스탠바이 모드 시에는 백 게이트에, MOS 트랜지스터의 스터빌리티 특성에 따라, MOS 트랜지스터의 특성의 시간의 경과에 따른 변화를 억제하는 소정의 전위를 인가하는 스위칭 회로를 설치한 것이다. 소정의 전위는 P 채널형 MOS 트랜지스터의 경우에는, NBTI 모드로 설정하기 위해 전원 전위 VDD를 인가하는 것이 바람직하다.

이어서 본 발명의 실시예에 따른 오피앰프 회로에 대하여, 도면을 참조하면서 설명한다. 이 오피앰프 회로는 도 1에 도시한 바와 같이 도 3의 오피앰프 회로에 대하여, 또한 차동 MOS 트랜지스터 M3, M4의 백 게이트 B와 소스 S 사이에 접속된, 접속용 MOS 트랜지스터 M10, M11과, 전원 전위 VDD와 상기 백 게이트 B 사이에 접속된 바이어스 설정용 MOS 트랜지스터 M12를 구비하는 것이다.

여기서, M10은 게이트에 스탠바이 신호 STB가 인가된 P 채널형 MOS 트랜지스터이고, M11은 게이트에 반전 스탠바이 신호 STBB가 인가된 N 채널형 MOS 트랜지스터이다. 또한, M12는 게이트에 반전 스탠바이 신호 STBB가 인가된 P 채널형 MOS 트랜지스터이다.

통상 동작 시에는 스탠바이 신호 STB는 로우 레벨, 반전 스탠바이 신호 STBB는 하이 레벨로 되므로, MOS 트랜지스터 M10, M11이 온하여, 백 게이트 B와 소스 S가 접속된다. 한편, MOS 트랜지스터 M12는 오프한다. 또한, 바이어스 설정용의 P 채널형 MOS 트랜지스터 M5의 게이트에 공급되는 바이어스 전위 VB는, 전원 전위 VDD와 접지 전위 VSS의 중간 전위로 설정되므로, P 채널형 MOS 트랜지스터 M5는 온하여, 한쌍의 P 채널형 차동 MOS 트랜지스터 M3, M4의 소스에, 전원 전위 VDD로부터의 정 바이어스 전류를 공급한다. 따라서, 통상 동작 시에는 이 오피앰프 회로는, 한쌍의 P 채널형 차동 MOS 트랜지스터 M3, M4의 게이트에 인가되는 한쌍의 차동 입력 신호 VINN, VINP를 차동 증폭한다고 하는 통상의 동작을 행한다.

한편, 스탠바이 모드 시에는 스탠바이 신호 STB는 하이 레벨, 반전 스탠바이 신호 STBB는 로우 레벨로 되므로, MOS 트랜지스터 M10, M11이 오프하여, 한쌍의 P 채널형 차동 MOS 트랜지스터 M3, M4의 백 게이트 B와 소스 S는 분리된다. 한편, MOS 트랜지스터 M12는 온하여 상기 백 게이트 B에 전원 전압 VDD를 인가한다. 또한, 바이어스 설정용의 P 채널형 MOS 트랜지스터 M5의 게이트에 공급되는 바이어스 전위 VB는, 전원 전위 VDD로 설정되므로, P 채널형 MOS 트랜지스터 M5는 오프한다. P 채널형 MOS 트랜지스터 M5가 오프하면 한쌍의 P 채널형 차동 MOS 트랜지스터 M3, M4에의 정 바이어스 전류의 공급은 정지되므로, 회로의 소비 전력이 저감된다.

전술한 통상 동작 시 및 스탠바이 모드 시의 차동 MOS 트랜지스터 M3의 바이어스 상태에 대하여 도 2를 참조하여 설명한다. 이하의 설명은 다른 하나의 차동 MOS 트랜지스터 M4에 대해서도 마찬가지이다.

통상 동작 모드 시에는 도 2의 (a)에 도시한 바와 같이 P 채널형 차동 MOS 트랜지스터 M3의 백 게이트 B와 소스 S는 단락되어 있고, 백 게이트 전위 VB와 소스 전위 VS는 동일하게 설정된다. 한편, 스탠바이 모드 시에는 도 2의 (b)에 도시한 바와 같이 소스 S는 부유 상태로 되지만, 백 게이트 전위 VB는 전원 전압 VDD로 설정된다.

따라서, P 채널형 차동 MOS 트랜지스터 M3의 게이트에 인가되는 차동 입력 신호 VINN이 VSS∼VDD의 범위이면, VINN≤VB(VDD)의 관계가 성립된다. 즉, P 채널형 차동 MOS 트랜지스터 M3의 스터빌리티 특성은, NBTI 모드에 의해 규정되므로, 임계값 전압 Vt의 시간의 경과에 따른 변화가 억제되어, 회로 특성의 열화를 억지할 수 있다. 또한, VINN=VB=VDD의 경우에는, 엄밀히 말하면 NBTI 모드는 아니지만, 게이트 전계는 약전계이고, 임계값 전압 Vt의 시간의 경과에 따른 변화는 발생하지 않은 상태이다.

전술한 실시 형태에서는 스탠바이 기능을 갖는 오피앰프 회로에 대하여 설명했지만, 본 발명은 이것에 한하지 않고, 스탠바이 기능을 갖고, 스탠바이 모드 시에 소스가 부유 상태로 되는 M0S 트랜지스터를 갖는 반도체 집적 회로에 넓게 적용할 수 있는 것이며, 스터빌리티 특성에 기초한 MOS 트랜지스터의 특성 열화의 억지라고 하는 마찬가지의 효과를 발휘하는 것이다.

또한, 상기 실시예는 P 채널형 MOS 트랜지스터에 대해서는, NBTI 모드보다도 PBTI 모드에서, 임계값 전압 Vt의 시간의 경과에 따른 변화가 더 크게 발생한다고 하는 실험 결과에 기초한 것이다. N 채널형 MOS 트랜지스터에 대해서는, 실험 결과는 없지만, 본원 발명자에 따르면 P 채널형 MOS 트랜지스터와는 반대로, PBTI 모드보다도 NBTI 모드에서, 임계값 전압 Vt의 시간의 경과에 따른 변화가 더 크게 발생하는 것이 예상되고 있다.

따라서, 그와 같은 경우에는, 스탠바이 모드 시에, N 채널형 MOS 트랜지스터의 백 게이트를 접지 전위 VSS로 설정하면 된다. 구체적으로 설명하면, 도 1의 오피앰프 회로가 N 채널형의 오피앰프 회로인 경우에는, 한쌍의 N 채널형 차동 MOS 트랜지스터를 구비하는 것으로 되지만, 스탠바이 모드 시에, PBTI 모드로 두기 위해 N 채널형 차동 MOS 트랜지스터의 백 게이트를 접지 전위 VSS로 설정하면 된다.

본 발명의 반도체 집적 회로 및 오피앰프 회로에 따르면, 스탠바이 모드 시에 발생하는 스터빌리티 특성에 기인하는 MOS 트랜지스터의 특성 열화가 억제되어, 회로 특성 열화를 회피하는 것이 가능하게 된다.

Claims (8)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 백 게이트가 상호 접속된 한쌍의 차동 MOS 트랜지스터와,

   통상 동작 시에는 온하여 상기 한쌍의 차동 MOS 트랜지스터에 제1 전위로부터의 바이어스 전류를 공급하고, 스탠바이 모드 시에는 오프하는 바이어스 설정용 MOS 트랜지스터와,

   통상 동작 시에는 상기 한쌍의 차동 MOS 트랜지스터의 백 게이트를 각각의 소스에 접속하고, 스탠바이 모드 시에는 상기 백 게이트에 상기 한쌍의 차동 MOS 트랜지스터의 스터빌리티 특성에 따라, 이들의 트랜지스터 특성의 시간의 경과에 따른 변화를 억제하는 제2 전위를 인가하는 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
6. 제5항에 있어서,

   상기 스위칭 회로는, 상기 백 게이트와 상기 소스 사이에 설치된 제1 스위칭 회로부와, 상기 백 게이트와 상기 제2 전위 사이에 설치된 제2 스위칭 회로부를 구비하는 것을 특징으로 하는 반도체 집적 회로.
7. 제6항에 있어서,

   상기 제1 스위칭 회로부 및 제2 스위칭 회로부는 스탠바이 신호에 따라 스위칭하는 것을 특징으로 하는 반도체 집적 회로.
8. 제5항에 있어서,

   상기 제1 및 제2 전위는, 전원 전위인 것을 특징으로 하는 반도체 집적 회로.

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