DE19811353C1

DE19811353C1 - Schaltungsanordnung zur Reduzierung des Leckstromes

Info

Publication number: DE19811353C1
Application number: DE19811353A
Authority: DE
Inventors: Joerg Dr Berthold; Martin Dipl Ing Eisele; Matthias Dipl Ing Eberlein
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1998-03-16
Filing date: 1998-03-16
Publication date: 1999-07-22
Anticipated expiration: 2018-03-17
Also published as: CN1301430A; EP1064726A1; RU2000125907A; BR9909652A; KR20010041927A; WO1999048208A1; JP2002507852A

Description

Die Erfindung betrifft eine Schaltungsanordnung mit aus Tran sistoren niedriger Einsatzspannung (NV-Transistoren) beste henden Schaltungsteilen.

Insbesondere bei portablen Anwendungen ist eine niedrige Stromaufnahme von mikroelektronischen Schaltungsanordnungen wünschenswert, da sich bei gegebener Batterie- oder Akkumula torkapazität die Standzeit entsprechend verlängert. Eine Er niedrigung der Stromaufnahme wird beispielsweise durch eine Reduzierung der Versorgungsspannung erreicht, die allerdings bei MOS-Transistoren zu reduzierten Schaltgeschwindigkeiten führt. Wird neben der niedrigen Stromaufnahme gleichzeitig eine hohe Schaltgeschwindigkeit der Transistoren benötigt, muss zusätzlich zur Versorgungsspannung die Einsatzspannung der Transistoren reduziert werden. Bei einer Versorgungsspan nung von beispielsweise 1 Volt werden Einsatzspannungen der Transistoren von typischerweise 0,3 bis 0,2 Volt (entsprechend einem Wert von einem Viertel der Versorgungs spannung) benötigt, verglichen mit 0,6 bis etwa 0,4 Volt Ein satzspannung bei einer Versorgungsspannung von 3,3 Volt. Der art niedrige Einsatzspannungen führen aber zu stark erhöhten Leckströmen bei geschlossenen, d. h. nicht angesteuerten Tran sistoren, was insbesondere bei langen Ruhephasen ("Standby") der Schaltungsanordnungen zu einer Belastung der Batterie bzw. des Akkumulators führt.

Es sind verschiedentlich Maßnahmen vorgeschlagen worden, die eine Reduzierung der statischen Leckstromaufnahme in den Ru hephasen der Schaltungsanordnung erlauben sollen.

So ist beispielsweise aus Shin'ichiro Mutoh et al., IEEE In ternational Solid-State Circuits Conference, 1996, S. 168 ff. vorgeschlagen worden, Transistoren mit mehreren Einsatzspan nungen in einer Schaltungsanordnung einzusetzen, sogenannte Multi-Threshold-Voltage CMOS-Transistoren. Hierbei ist die mikroelektronische Schaltungsanordnung über PMOS und/oder NMOS-Tranistoren mit hoher Einsatzspannung an die Versor gungsspannungen VDD bzw. VSS angeschlossen. Im aktiven Zu stand sind diese Transistoren angesteuert (die Gatespannungen von VDD und VSS liegen am NMOS bzw. PMOS-Transistor), die lo kalen Versorgungsleitungen VDDL und VSSL liegen damit auf VDD bzw. VSS. Im Standby-Modus sind die Transistoren geschlossen (es liegen Gatespannungen von VSS und VDD am NMOS- bzw. PMOS- Transistor), und die Stromaufnahme reduziert sich dann auf die wegen der hohen Einsatzspannungen der Schalttransistoren niedrigen Leckströme.

Damit speichernde Schaltungsteile ihre Information behalten, sind allerdings weitere Vorkehrungen zu treffen. Werden näm lich die Hochspannungs-Schalttransistoren geschlossen, führen die hohen Leckströme der NV-Transistoren (Transistoren nied riger Einsatzspannung) der Schaltungsanordnung nach einiger Zeit zu einer Angleichung aller Spannungen innerhalb der Schaltungsanordnung, wodurch die Information der speichernden Elemente in den Schaltungsteilen verloren geht. Eine Möglich keit, den Informationsverlust zu verhindern besteht darin, in den speichernden Schaltungsteilen Transistoren mit hoher Ein satzspannung zu verwenden. Damit sind jedoch wegen der Anpas sung der speichernden Schaltungsteile grundsätzlich neue Schaltungsentwürfe erforderlich.

Eine weitere Maßnahme zur Reduzierung der statischen Leck stromaufnahme in der Ruhephase besteht darin, die Wannen- und Substratpotentiale zur Erhöhung der effektiven Einsatzspan nung vorzuspannen. Diese auch unter der Bezeichnung "Back- Biasing" bekannte Maßnahme ist beispielsweise aus Tadahiro Kuroda et al., IEEE International Solid-State Circuits Confe rence, 1996, S. 166 ff. beschrieben. Während der Standby- Phase wird die Wanne auf Spannungen oberhalb der Versorgungs spannung VDD erhöht, das Substratpotential auf Werte unter halb der Versorgungsspannung VSS verringert. Dies führt zu höheren Einsatzspannungen der PMOS- bzw. NMOS-Transistoren, mit den entsprechend niedrigeren Leckströmen. Nachteil dieser Maßnahme ist allerdings, dass zwei weitere Spannungen benö tigt werden, und dass unabhängig von der Dauer der Standby- Phase immer die gleiche Schaltenergie zum Umladen des Sub strats und der Wannen benötigt wird. Sollen nur Schaltrings teile deaktiviert werden, können nur die Einsatzspannungen der in den Wannen befindlichen Transistoren beeinflusst wer den (bei n-Wannenprozessen sind dies die PMOS-Transistoren), und das Substratpotential ist für alle Schaltungsteile gleich.

Aus der deutschen Offenlegungsschrift DE 195 15 417 A1 ist eine Schaltungsanordnung zum Ansteuern eines Leistungs- MOSFETs bekannt, bei der ein Steuer-IC über einen steuerbaren Schalter derart mit einer Versorgungsspannung verbunden ist, daß der Steuer-IC über den steuerbaren Schalter abgeschaltet wird, wenn der Leistungs-MOSFET abgeschaltet wird. Hierdurch wird eine drastische Reduzierung des Ruhestromes durch den Steuer-IC erreicht.

Der Erfindung liegt die Aufgabe zugrunde, eine mikroelektro nische Schaltungsanordnung insbesondere für portable Anwen dungen mit niedriger Stromaufnahme zur Verfügung zu stellen, bei der neben einer geringen Stromaufnahme gleichzeitig eine hohe Schaltgeschwindigkeit der Transistoren gewährleistet ist, und bei welcher die Leckströme bei geschlossenen, nicht angesteuerten Transistoren der Schaltungsteile und damit die Belastung der Batterie- bzw. Akkumulatorkapazität insbesonde re bei langen Ruhephasen der Schaltungsanordnung vermindert werden kann.

Diese Aufgabe wird durch eine Schaltungsanordnung nach An spruch 1 gelöst.

Erfindungsgemäß ist das Schaltungsteil durch Zwischenschal tung eines Schalttransistors hoher Einsatzspannung (HV-Tran sistor) an eine Versorgungsspannung (VDD, VSS) gekoppelt, wo bei parallel zum HV-Schalttransistor ein NV-Steuertransistor geschaltet ist.

Die Erfindung ermöglicht durch den Einsatz von Transistoren mit hoher und niederer Einsatzspannung eine Reduzierung des Leckstromes von Schaltungen und Schaltungsteilen bestehend aus Transistoren niedriger Einsatzspannung (NV-Transistoren), wobei die erfindungsgemäße Lösung gegenüber den vorbekannten Maßnahmen folgende Vorteile besitzt:

- Es ist der Erhalt von Daten in den speichernden Elementen der Schaltungsteile gewährleistet, ohne dass Vorkehrungen bei den speichernden Schaltungsteilen erforderlich werden, und
- ohne dass mehrere Versorgungsspannungen und/oder Versor gungsspannungsregelungen benötigt werden.

Das Umschalten vom aktiven Modus in den Standby-Modus erfolgt hierbei durch digitale Steuersignale, wobei die erfindungsge mäßen Maßnahmen von Vorteil auch für die Schaltungsteile selbst anwendbar sind.

Weitere zweckmäßige Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Nachfolgend wird die Erfindung anhand in der Zeichnung darge stellter Ausführungsbeispiele weiter erläutert. Im Einzelnen zeigen die schematischen Darstellungen in:

Fig. 1A eine erfindungsgemäße Schaltungsanordnung gemäß ei nem ersten Ausführungsbeispiel;

Fig. 1B einen schematischen zeitlichen Kurvenverlauf der Versorgungsspannung VDDL der Schaltungsanordnung ge mäß dem ersten Ausführungsbeispiel;

Fig. 2A eine erfindungsgemäße Schaltungsanordnung gemäß ei nem zweiten Ausführungsbeispiel;

Fig. 2B einen schematischen zeitlichen Kurvenverlauf der Versorgungsspannungen VDDL und VSSL der Schaltungs anordnung gemäß dem zweiten Ausführungsbeispiel;

Fig. 3A eine erfindungsgemäße Schaltungsanordnung gemäß ei nem dritten Ausführungsbeispiel;

Fig. 3B einen schematischen zeitlichen Kurvenverlauf der Versorgungsspannungen VDDL und VSSL der Schaltungs anordnung gemäß dem dritten Ausführungsbeispiel;

Fig. 4A eine erfindungsgemäße Schaltungsanordnung gemäß ei nem vierten Ausführungsbeispiel;

Fig. 4B einen schematischen zeitlichen Kurvenverlauf der Versorgungsspannungen VDDL und VSSL der Schaltungs anordnung gemäß dem vierten Ausführungsbeispiel;

Fig. 5A eine erfindungsgemäße Schaltungsanordnung gemäß ei nem fünften Ausführungsbeispiel;

Fig. 5B einen schematischen zeitlichen Kurvenverlauf der Versorgungsspannungen VDDL und VSSL der Schaltungs anordnung gemäß dem fünften Ausführungsbeispiel; und

Fig. 6 eine schematische Kurvendarstellung des PMOS-Leck stromes gegenüber der Versorgungsspannung Vds.

Bei den im Folgenden anhand der Figuren erläuterten Ausfüh rungsbeispiele der Erfindung bezeichnen gleiche Bezugsziffern gleiche Schaltungsbestandteile. Im Folgenden werden Transi storen mit hoher Einsatzspannung (d. h. Einsatzspannungen Vth von etwa 0,4 V bis etwa 0,6 V) als HV-Transistoren (Hoch-Vth- Transistoren) bezeichnet, diejenigen mit niedriger Einsatz spannung als NV-Transistoren (Nieder-Vth-Transistoren). Die dargestellten Ausführungsbeispiele stellen schematische Bei spielschaltungen dar, die anhand von Simulationen überprüft wurden, wobei die speichernden Schaltungsteile und die kombi natorischen Schaltungsteile jeweils zusammenfassend als Blockschaltungen bezeichnet sind, die an lokalen Versorgungs spannungsleitungen VDDL und/oder VSSL hängen. Sämtliche Tran sistoren in diesen zu dem genannten Block zusammengefassten speichernden und kombinatorischen Schaltungsteilen besitzen eine niedrige Einsatzspannung von lowVthn, lowVthp ~ 0,25 Volt für NMOS- bzw. PMOS-Transistoren. Für die Schalttrani storen werden HV-Transistoren mit den Einsatzspannungen highVthn, highVthp ~ 0,5 Volt eingesetzt.

Bei dem zu jedem Ausführungsbeispiel dargestellten Span nungsverlauf von VDDL und VSSL reicht die aktive Phase bis 0,5 µs, danach beginnt eine Stand By-Phase, die bis zum Zeit punkt 65 µs andauert. Daran anschließend beginnt eine weitere aktive Phase.

Bei sämtlichen Ausführungsbeispielen sind die folgenden An schlüsse einheitlich wie folgt bezeichnet:
1 Schaltungsblock
2 speichernder Schaltungsteil
3 kombinatorischer Schaltungsteil
4 Dateneingang (datain)
5 Takteingang (clock)
6 Ausgang des kombinatorischen Schaltungsteiles 3
7, 11 Hochspannung Substrat
8, 12 Wannenspannung
9, 13 Niederspannung Substrat
10, 14 Substratspannung
15 Datenausgang des speichernden Schaltungsteiles 2
16 Eingang des kombinatorischen Schaltungsteiles 3
17, 18 Steuersignale, Schalttransistoren
MP1, MN1 Schalttransistoren hoher Einsatzspannung (HV-Transistoren)
MNH1, MPH1 Steuertransistoren niedriger Einsatzspannung (NV-Steuertransistoren).

Bei dem Ausführungsbeispiel nach Fig. 1A ist in der erfin dungsgemäßen Schaltungsanordnung parallel zu dem HV-PMOS- Schalttransistor MP1 ein NV-NMOS-Transistor MNH1 geschaltet, dessen Gate 19 mit der globalen Versorgungsspannung VDD ange steuert ist. Der NV-Transistor MNH1 stellt damit eine dem HV- Schalttransistor MP1 parallel geschaltete Diode dar, beste hend aus einem NV-Transistor MNH1 entgegengesetzter Polari tät. Im aktiven Zustand der Schaltungsanordnung ist der Tran sistor MP1 leitend, die lokale Versorgungsspannungsleitung VDDL liegt auf der Versorgungsspannung VDD. Wird der Transi stor MP1 geschlossen, sinkt aufgrund der höheren Leckströme der NV-Transistoren der Schaltungsteile 2 und 3 in dem Block 1 das Potential von VDDL ab (Fig. 1B). Erreicht das Potential von VDDL den Wert VDD - lowVthn*, beginnt der Transistor MNH1 Strom zu leiten. Dadurch wird das Potential VDDL auf diesen Wert gehalten, wodurch die speichernden Schaltungsteile 2 ih re Daten halten können. Der Wert lowVthn* ist die durch den Substratsteuereffekt erhöhte Einsatzspannung der NV-Transis toren, da das Substrat auf einem tieferen Potential als der Source-Knoten des Transistors MNH1 liegt.

Die Reduzierung des Leckstromes ergibt sich aus dessen Abhän gigkeit von der Drain-Source-Spannung. Dieser Sachverhalt ist in Fig. 6 anhand von Messergebnissen dargestellt, wobei nach rechts die Source-Drain-Spannung Vds, und nach oben der PMOS- Leckstrom (Einsatzspannung Vth = 0,2 V) aufgetragen ist. Wird die Source-Drain-Spannung Vds von 1 Volt auf beispielsweise 0,5 Volt reduziert, nimmt der Leckstrom um ca. 70% ab. Dies bedeutet, dass die Spannungsversorgung nicht den Leckstrom des Blockes 1 im Betriebszustand (bei 1 Volt) liefern muss, sondern nur einen auf ein Drittel reduzierten Leckstrom. Liegt die Drain-Source-Spannung Vds noch niedriger, ist eine deutlichere Reduzierung möglich.

Bei der Schaltungsanordnung gemäß dem zweiten Ausführungsbei spiel nach Fig. 2A, bei der innerhalb der Schaltungsanord nung das Wannenpotential von der Spannungsversorgung VDDL ge trennt geführt wird und mit VDD verbunden ist, ist über die Vds-Abhängigkeit hinaus eine weitere Reduzierung des Leck stromes möglich. Im aktiven Zustand der Schaltungsanordnung nach Fig. 2A sind die Transistoren MP1 und MN1 leitend, die Potentialleitungen VDDL und VSSL liegen auf den Potentialen VDD bzw. VSS. Wird der Transistor MP1 geschlossen, sinkt auf grund der höheren Leckströmung der NV-Transistoren des Bloc kes 1 das Potential von VDDL ab (Fig. 2B). Erreicht das Po tential von VDDL den Wert VDD - lowVthn*, beginnt der Transi stor MNH1, Strom zu leiten. Gleiches trifft für das Potential VSSL zu: Erreicht das Potential VSS den Wert VSS + lowVthp* = lowVthp (wegen VSS = 0), beginnt der Transistor MPH1 zu lei ten. Dadurch werden die Potentiale VDDL und VSSL auf diese Werte gehalten, wodurch speichernde Schaltungsteile 2 ihre Daten halten können. Die Werte lowVthn* und lowVthp* sind die durch den Substratsteuereffekt erhöhten Einsatzspannungen der NV-Transistoren (Wanne und Substrat liegen auf einem höheren bzw. tieferen Potential als die jeweiligen Source-Knoten). Auch hier ist die Drain-Source-Spannung für die geschlossenen Transistoren in den Schaltungsteilen 2 und 3 auf deutlich un terhalb von VDD reduziert, was einen niedrigeren Leckstrom zur Folge hat. Gleichzeitig erfolgt eine Erhöhung der effek tiven Einsatzspannung der NV-Transistoren im Block 1, da das Substratpotential und das Wannenpotential auf VSS bzw. VDD verbleiben. Dies entspricht, allerdings ohne zusätzliche Spannungsquelle, einem Vorspannen von Substrat (Back-Biasing) und Wanne. Die dadurch erhöhte Einsatzspannung führt zu einer weiteren Reduzierung der Leckströme der Schaltungsteile 2 und 3, welche von der Spannungsversorgung VDD geliefert werden. Anhand von Simulationen konnte eine Reduktion des Leckstromes auf 1/15 im Vergleich zu 1 Volt festgestellt werden:

Fig. 3A zeigt ein modifiziertes, drittes Ausführungsbei spiel, bei dem gegenüber dem vorstehend erläuterten zweiten Ausführungsbeispiel lediglich ein (Zahlwort) HV-Schalttran sistor MN1 mit einem als Diode parallel geschalteten NV- Transistor MPH1 zum Einsatz gelangt. Der Vorteil hier liegt darin, dass sich der Flächenbedarf aufgrund des Schalttransi stors MN1 und des "Diodentransistors" MPH1 gegenüber den vor genannten Ausführungsbeispielen halbiert. In diesem Fall tritt nur bei den N-Kanal-NV-Transistoren der Schaltungsteile 2 und 3 des Blockes 1 eine Erhöhung der Einsatzspannung durch den Substratsteuereffekt ein. Bei den sperrenden P-Kanal-NV- Transistoren ergibt sich eine Reduzierung der Leckströme nur durch die niedrigere Drain-Source-Spannung. Anhand von Simu lationen konnte eine Reduktion des Leckstromes auf 1/10 im Vergleich zu 1 Volt festgestellt werden. Fig. 3B zeigt den Verlauf von VDDL und VSSL während einer Standby-Phase.

Bei den vorgenannten Ausführungsbeispielen werden als Dioden geschaltete NV-Transistoren entgegengesetzter Polarität (gegenüber den HV-Schalttransistoren) verwendet. Dies führt zur Absenkung bzw. Anhebung des Potentials von VDDL bzw. VSSL um lowVthp* bzw. lowVthn*, den mittels Substratsteuereffekt höheren Einsatzspannungen der NV-Transistoren. Von Vorteil ist jedoch ebenso möglich, den HV-Schalttransistoren als Di oden geschaltete NV-Transistoren gleicher Polarität parallel zu schalten. Dieser Fall ist als viertes Ausführungsbeispiel der Erfindung in Fig. 4A dargestellt. Bei der Schaltungsan ordnung nach Fig. 4A wird das Potential von VDDL und VSSL um lowVthp bzw. lowVthn verschoben, d. h. um die Einsatzspannun gen der NV-Transistoren mit Substrat- und Wannenpotential von VSS bzw. VDD (kein Substratsteuereffekt bei MNH1 und MPH1). Fig. 4B zeigt den Verlauf von VDDL und VSSL während einer Standby-Phase.

Für den Fall, dass eine Verschiebung von VDDL und VSSL um lowVthp bzw. lowVthn wie bei vorstehendem Ausführungsbeispiel erläutert nicht ausreicht, d. h. die Source-Drain-Spannung der NV-Transistoren im Block 1 ist noch zu hoch, bietet das fünf te Ausführungsbeispiel nach Fig. 5A folgende Lösung: Durch eine Reihenschaltung von als Dioden geschalteten NV-Tran sistoren (mit gegenüber den HV-Transistoren gleicher Polari tät) wird das Potential von VDDL und VSSL um die entsprechen de Vielfache von lowVthp bzw. lowVthn verschoben. Bei dem Ausführungsbeispiel nach Fig. 5A sind hierzu jeweils zwei NV-Transistoren MPH1, MPH2 bzw. MNH1 und MNH2 parallel zu den Schalttransistoren MP1 bzw. MN1 geschaltet. Fig. 5B zeigt wiederum den Verlauf von VDDL und VSSL während einer Standby- Phase.

Claims

1. Schaltungsanordnung mit aus Transistoren niedriger Ein satzspannung bestehenden Schaltungsteilen (2, 3), bei der zur Reduzierung des Leckstromes der Schaltungsteile (2, 3) die Schaltungsteile durch Zwischenschaltung eines Schalttransistors (MP1, MN1) hoher Einsatzspannung an eine Versorgungsspannung (VDD, VSS) gekoppelt sind, dadurch gekennzeichnet, daß parallel zum Schalttransistor (MP1, MN1) hoher Einsatz spannung ein Steuertransistor (MNH1, MPH1) niedriger Einsatz spannung geschaltet ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß auch die andere Versorgungsspannung (VSS, VDD) durch ei nen zu einem Schalttransistor (MN1, MP1) hoher Einsatzspan nung parallel geschalteten Steuertransistor (MPH1, MNH1) niedriger Einsatzspannung mit den Schaltungsteilen verbunden ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schalttransistoren (MP1, MN1) hoher Einsatzspannung und die Steuertransistoren (MNH1, MPH1) niedriger Einsatz spannung entgegengesetzte Polarität besitzen.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Schaltungsteile einen aktiven und einen passiven ("Standby")-Betriebszustand besitzt, und das Umschalten zwi schen den beiden Betriebszuständen durch digitale Steuersi gnale erfolgt.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß mehrere Steuertransistoren niedriger Einsatzspannung (MNH1, MNH2, MNP1, MNP2) gleicher Polarität einem Schalttran sistor (MP1, MN1) hoher Einsatzspannung parallel geschaltet sind.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Schaltungsteile (2, 3) in einem Halbleitersubstrat ausgebildet ist, und das Halbleitersubstrat und sämtliche in dem Halbleitersubstrat ausgebildeten Wannenbereiche mit den lokalen Versorgungsspannungen (VSSL bzw. VDDL) gekoppelt sind (Fig. 1A).

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Schaltungsteile (2, 3) in einem Halbleitersubstrat ausgebildet ist, und die in dem Halbleitersubstrat ausgebil deten Wannenbereiche mit einer globalen Versorgungsspannung (VSS bzw. VDD) gekoppelt sind (Fig. 2A bis Fig. 5A).