KR20160096944A - 초저전력 내장형 양방향 포트 sram - Google Patents

초저전력 내장형 양방향 포트 sram Download PDF

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김정범
추광범
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강원대학교산학협력단
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Abstract

서브 문턱 전압(sub-threshold)에서 MOS 트랜지스터의 동작 원리를 이용한 초저전력 내장형 양방향 포트 SRAM 셀에 관한 것으로, 메모리 셀, 상기 메모리 셀에 연결된 제1 및 제2 래치 회로, 상기 메모리 셀과 상기 제2 래치 회로 사이에 연결된 제1 및 제2 버퍼 회로 및 상기 제1 및 제2 버퍼회로에 각각 연결된 제1 및 제2 읽기 전용 비트 라인을 포함하는 구성을 마련하여, 초저전력 소모만 필요한 분야에 적용할 수 있다.

Description

초저전력 내장형 양방향 포트 SRAM{Sub-threshold Embedded Dual Port SRAM for Ultra Low Power Operation}
본 발명은 초저전력 내장형 양방향(Dual Port) 포트 SRAM에 관한 것으로, 특히 서브 문턱 전압(sub-threshold)에서 MOS 트랜지스터의 동작 원리를 이용한 초저전력 내장형 양방향 포트 SRAM 셀에 관한 것이다.
최근 애플리케이션의 에너지 효율문제에 관한 해결방안으로 서브 문턱 전압(이하, 'sub-threshold'라 함)에서 동작하는 디지털 회로 연구가 진행되고 있다. 특히, 향후 인체 내에 칩을 내장하는 일이 실용화 될 것으로 예상되면서 초저전력 회로설계에 관한 연구는 필수적이다.
디지털 회로의 전력소모는 동적 전력소모와 정적 전력소모로 나뉜다. 과거에는 동적 전력소모가 전체 전력소모의 대부분을 차지했지만 반도체 소자의 미세화에 의해 공급전압과 문턱 전압이 낮아짐으로 인하여 무시할 수 있었던 정적 전력소비가 이제는 전체 전력소비에서 무시할 수 없는 비중을 차지하게 되었다. 트랜지스터의 누설전류는 문턱 전압의 감소에 지수 함수적으로 증가한다. 이 누설전류는 PN 접합에 의한 역 바이어스 전류, DIBL(Drain Induced Barrier Lowering), 산화막 터널 등과 같은 다양한 요인에 의해 발생한다.
따라서 누설전류에 의한 전력손실을 절감시키기 위한 다양한 연구들이 진행되고 있다. 특히 회로가 동작을 하지 않는 대기 시간 동안 전력 손실을 절감시키기 위한 방편으로 VTCMOS(Variable Threshold CMOS), 스택효과(Stack Effect), MTCMOS(Multi-Threshold CMOS)등과 같은 기술들이 개발되었는데, 이는 대기시간에 문턱 전압을 높여 회로에 전력 공급을 차단하거나, 저항성분을 증가시켜 누설전류를 감소시키는 방식으로 이용되었다. 그러나 문턱 전압보다 낮은 sub-threshold 영역에서 발생하는 누설전류를 오히려 회로 구동에 이용하면 초저전력 회로설계를 가능하게 할 수 있다.
한편 8-트랜지스터를 이용한 기본적인 양방향 포트 SRAM의 셀은 정상적인 상태에서 동작하는데 문제가 없다. 그러나 sub-threshold에서 동작할 때에 이 구조는 오류를 발생시킬 수 있다. 입력된 데이터가 래치(Latch)에 안정적으로 저장이 되지만 읽기(read) 동작의 경로가 쓰기(write) 동작의 경로와 동일하여 발생하는 누설전류로 인해 RSNM(Read Static Noise Margin)이 악화되기 때문이다. 이는 해당 셀이 동작하지 않을 시에 정적 전력소모를 증가시키는 원인이 될 뿐만 아니라 동작상태에서 데이터 값을 변화시키는 요인이 되기도 한다.
특히 온도의 변화에 영향을 받기 때문에 안정적인 동작을 보장할 수 없다. 따라서 sub-threshold에서 동작하기 위해 누설전류의 영향을 감소시키기 위해서는 쓰기 경로와 읽기 경로를 구분해야 한다.
이러한 단점을 해결한 회로가 sub-threshold 10-트랜지스터 양방향 포트 SRAM 셀이다. 도 1은 10개의 트랜지스터를 사용한 양방향 포트 SRAM의 셀 구조이다. 이 셀 구조는 읽기 경로와 쓰기 경로를 분리하여 누설전류에 의한 안정성 문제를 해결하였다. 특히 'Virtual gnd' 신호는 읽기 동작일 때엔 1 값을, 쓰기 동작일 때엔 0 값으로 설정되어 안정적인 데이터 출력을 갖게 해준다.
또한 이러한 기술의 일 예가 하기 문헌 1 및 2 등에 개시되어 있다.
예를 들어, 하기 특허문헌 1에는 Sub-Threshold영역에서 MOSFET를 동작을 시키기 위하여 문턱 전압 이하의 전압을 제공하는 Sub-threshold 영역의 전원 공급부, 전류모드 회로시스템의 동작을 위한 전류신호를 공급하는 전류신호 공급부, 상기 전류신호 공급부로부터 문턱 전압 이하의 전압을 제공받아 전류 모드 신호처리를 수행하는 전류 미러 회로부 및 상기 전류 미러 회로부와 결속되어 트랙 동작과 홀드 동작에 의해 메모리 타임 동안 신호를 기억하고, 상기 기억의 성능을 저하시키는 클럭 피드스로우를 방지하기 위한 Dummy MOS를 구비한 전류 메모리 회로부로 이루어진 Sub-threshold MOSFET 동작을 이용한 저전력 전류 모드 신호처리 회로에 대해 개시되어 있다.
또 하기 특허문헌 2에는 2개의 PMOS 트랜지스터와 5개의 NMOS 트랜지스터로 이루어지고, 2개의 PMOS 트랜지스터와 NMOS 트랜지스터의 각 베이스 전극은 로컬 그리드 전극에 각각 연결되며, NMOS 트랜지스터의 베이스 전극은 각각 접지되고, NMOS 트랜지스터는 PMOS 트랜지스터와 위상 인버터를 형성하고 NMOS 트랜지스터는 PMOS 트랜지스터와 다른 위상 인버터를 형성하며, 2개의 위상 인버터는 차단 NMOS 트랜지스터를 매개로 하여 교차결합 방식으로 서로 연결되고, 위상 인버터의 출력 엔드는 위상 인버터의 입력 엔드에 직접 연결되며, 위상 인버터의 출력 엔드는 차단 NMOS 트랜지스터를 매개로 하여 위상 인버터의 입력 엔드에 연결되고, NMOS 트랜지스터는 위상 인버터의 라이트 비트라인과 연결되며, NMOS 트랜지스터는 위상 인터버의 NOT WBL과 리드 워드라인에 연결된 고밀도 및 강건성을 가진 서브문턱(Sub-Threshold) 메모리 셀 회로에 대해 개시되어 있다.
대한민국 공개특허공보 제2014-0106037호(2014.09.03 공개) 대한민국 등록특허공보 제10-1252393호(2013.04.02 등록)
상술한 바와 같이, 도 1에 도시된 셀 구조는 트랜지스터 M1에 의해 대기상태에서 누설전류가 차단되어 정적 전력소모가 감소되는 회로이다. 그러나 실제 동작함에 있어서 다음과 같은 문제점들이 발생할 수 있다.
첫째, 다양한 인가 전압원이 필요하다. 도 1에 도시된 'Virtual gnd', 'Cell supply', 'Write_WL'값들이 각각 다른 전압을 사용함으로 인해 VLSI 설계에 있어서 치명적인 단점을 갖는다.
둘째, sub-threshold의 동작 영역이 협소하다. 스위치 기능을 강화시키기 위해 공급전압의 2배를 'Write_WL'에 인가시키는데, 이 경우 sub-threshold 영역을 벗어나는 경우가 발생하게 된다. 예를 들어 'Cell supply'에 0.3V가 인가될 경우 'Write_WL'는 약 0.6V를 인가해야 하는데 이는 트랜지스터가 ON될 수 있는 전압이다. 'Cell_ supply'가 증가할수록 'Write_WL'에 인가되는 전압은 2배씩 증가하므로 약 0.18~0.25V까지 협소한 전압범위 내에서만 동작하게 된다. 그 이유는 0.18V 미만의 전압에서는 누설 전류가 미미하기 때문에 회로가 동작하지 않고 0.25V이상에서는 'Write_WL'전압이 sub-threshold 영역을 벗어나기 때문이다. 즉, 도 1에 도시된 10-트랜지스터 양방향 포트 셀이 동작하는 전압범위는 약 0.7V정도 이며 이는 잡음에 대한 안정성을 보장할 수 없다.
한편 내장형 메모리로 사용하여 공 전압에 잡음이 발생한 상황에서 트랜지스터를 ON'시키는 현상이 발생할 수도, 또는 동작 영역에 벗어나는 현상이 발생할 수 있다.
본 발명의 목적은 상술한 바와 같은 문제점을 해결하기 위해 이루어진 것으로서, SRAM 설계에 있어서 가장 중요한 부분인 셀을 설계하여 안정적으로 저장된 데이터가 오류 없이 출력할 수 있는 초저전력 내장형 양방향 포트 SRAM을 제공하는 것이다.
본 발명의 다른 목적은 안정적인 동작을 하는 sub-threshold SRAM 셀을 마련한 초저전력 내장형 양방향 포트 SRAM을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명에 따른 초저전력 내장형 양방향 포트 SRAM은 메모리 셀, 상기 메모리 셀에 연결된 제1 및 제2 래치 회로, 상기 메모리 셀과 상기 제2 래치 회로 사이에 연결된 제1 및 제2 버퍼 회로 및 상기 제1 및 제2 버퍼회로에 각각 연결된 제1 및 제2 읽기 전용 비트 라인을 포함하는 것을 특징으로 한다.
또 본 발명에 따른 초저전력 내장형 양방향 포트 SRAM에 있어서, 상기 메모리 셀에 대한 읽기 동작은 상기 제 1 및 제2 버퍼 회로를 통해 상기 제1 및 제2 읽기 전용 비트 라인으로 출력되는 것을 특징으로 한다.
또 본 발명에 따른 초저전력 내장형 양방향 포트 SRAM에 있어서, 상기 제1 및 제2 버퍼 회로는 각각 인버터 회로, 상기 인버터 회로에 연결된 제1 트랜지스터와 상기 읽기 전용 비트 라인에 연결된 제2 트랜지스터를 포함하는 것을 특징으로 한다.
또 본 발명에 따른 초저전력 내장형 양방향 포트 SRAM에 있어서, 상기 인버터 회로는 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지고, 상기 제1 트랜지스터는 상기 PMOS 트랜지스터 및 상기 제2 트랜지스터와 직렬로 연결된 것을 특징으로 한다.
또 본 발명에 따른 초저전력 내장형 양방향 포트 SRAM에 있어서, 상기 SRAM의 셀은 16개의 트랜지스터로 이루어진 것을 특징으로 한다.
또 본 발명에 따른 초저전력 내장형 양방향 포트 SRAM에 있어서, 상기 SRAM의 셀은 읽기 동작과 쓰기 동작의 경로가 분리되는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 초저전력 내장형 양방향 포트 SRAM에 의하면, 읽기 동작과 쓰기 동작의 경로를 나누어 설계하여 셀의 읽기동작 시 발생하는 정적 노이즈 마진(SNM : Static Noise Margin)을 감소시켜 온도의 변화에 따른 전압전달 특성의 안정성을 향상시킬 수 있다는 효과가 얻어진다.
또, 본 발명에 따른 초저전력 내장형 양방향 포트 SRAM에 의하면, 0.4V 공급 전원과 2MHz의 동작주파수에서 78.9nW 전력소모 특성을 갖는 초저전력 SRAM 셀을 마련할 수 있다는 효과도 얻어진다.
도 1은 종래의 10-트랜지스터 양방향 포트 SRAM 셀의 회로도,
도 2는 본 발명에 따른 양방향 포트 SRAM 셀의 구성을 나타내는 회로도,
도 3은 도 2에 도시된 회로도에서 누설전류 감소를 위한 읽기 버퍼의 동작을 설명하기 위한 회로도,
도 4는 본 발명에 따른 SRAM 셀의 쓰기 동작의 시뮬레이션에 따른 그래프,
도 5는 본 발명에 따른 SRAM 셀의 최대 동작 주파수의 특성을 나타내는 그래프,
도 6은 본 발명에 따른 양방향 포트 SRAM 셀의 레이아웃도,
도 7은 비트 라인 전압 안정성을 비교하기 위한 시뮬레이션에 따른 그래프,
도 8은 온도 변화에 따른 쓰기 동작 SNM 비교하기 위한 그래프.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.
먼저 본 발명에 따른 개념을 설명한다.
본 발명에 적용되는 서브 문턱 전압(Sub-threshold)은 문턱 전압보다 낮은 전압을 트랜지스터에 인가하는 회로 환경을 말한다.
문턱 전압보다 낮은 전압이 인버터에 인가되면, 소수 캐리어에 의한 누설 전류로 인해 인버터 동작을 하게 된다. Sub-threshold의 입력 전압을 게이트에 인가하게 되면 P형 기판에 있던 전자들이 게이트 방향에 얇은 층을 형성하게 된다. 이때, 드레인과 소오스에 있는 고농도의 전자들 중 일부가 농도차이에 의한 확산이 발생한다. 농도차이에 의한 확산전류는 전압이 증가할수록 지수 함수적으로 증가하며, 본 발명에서는 이 원리를 이용하여 초저전력 양방향 포트 SRAM 셀을 설계하였다.
즉, 고성능이 아닌, 초저전력 소모만 필요한 분야의 회로가 있다. 초저전력 소모의 한 방법이 회로를 문턱 전압 이하에서 동작시키는 것이다. 그러나 이 방법은 누설전류로 인한 성능저하가 심각한 문제이다. 본 발명에서는 문턱 전압 이하에서 트랜지스터가 동작하도록 회로를 설계하여 초저전력 동작 특성을 갖는다. 즉, 본 발명에 따른 회로에서는 누설전류를 감소시키기 위해 읽기 동작과 쓰기 동작의 경로를 분리, 설계하여 sub-threshold에서 안정적인 동작을 가능하게 했다. 이와 같은 회로는 0.18㎛ 표준 CMOS 공정을 이용하여 설계하였으며, 0.4V 공급 전원과 2 MHz의 동작주파수에서 78.9㎻ 전력소모 특성을 보였으며, 이를 HSPICE를 통하여 검증하였다.
이하, 본 발명의 구성을 도면에 따라서 설명한다.
도 2는 본 발명에 따른 양방향 포트 SRAM 셀의 구조를 나타내는 회로도이고, 도 3은 도 2에 도시된 회로도에서 누설전류 감소를 위한 읽기 버퍼의 동작을 설명하기 위한 회로도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 양방향 포트 SRAM 셀은 2개의 P형 트랜지스터(T1, T2)와 2개의 N형 트랜지스터(T3, T4)로 이루어진 메모리 셀, 2개의 N형 트랜지스터(T5, T6)와 제1 비트 라인(BL1, BL2)으로 이루어지고 상기 메모리 셀에 연결된 제1 래치 회로, 2개의 N형 트랜지스터(T7, T8)와 제2 비트 라인(BLB1, BLB2)으로 이루어지고 상기 메모리 셀에 연결된 제2 래치 회로, 상기 메모리 셀과 상기 제2 래치 회로 사이에 연결된 제1 및 제2 버퍼 회로, 상기 제1 및 제2 버퍼(Buffer) 회로에 각각 연결된 제1 및 제2 읽기 전용 비트 라인(RBL1, RBL2)을 포함하여 16개의 트랜지스터로 구성되어 있으며, 읽기 동작과 쓰기 동작의 경로를 나누어 설계하여 RSNM을 증가시켰다. 특히 읽기 전용 비트 라인과 버퍼 회로를 따로 나누어 정적상태에서 누설전류에 의한 오류 발생 가능성을 감소시켰다.
상기 제1 버퍼 회로는 상기 메모리 셀과 상기 제2 래치 회로의 트랜지스터 T8 사이에 연결되고, 상기 제2 버퍼 회로는 상기 메모리 셀과 상기 제2 래치 회로의 트랜지스터 T7 사이에 연결된다. 상기 제1 버퍼 회로 및 제2 버퍼 회로는 각각 도 2에 도시된 바와 같이, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 이루어진 인버터 회로, 상기 인버터 회로에 연결된 제1 트랜지스터(M1)와 상기 읽기 전용 비트 라인(RBL1, RBL2)에 연결된 제2 트랜지스터(M2)를 포함한다.
상기 제1 트랜지스터(M1)는 상기 PMOS 트랜지스터(P1) 및 상기 제2 트랜지스터(M2)와 직렬로 연결된다.
본 발명에 따른 양방향 포트 SRAM 셀의 동작은 다음과 같다.
최초 입력 데이터가 디코더와 드라이버를 거쳐 제1 비트 라인(BL1, BL2)과 제2 비트 라인(BLB1, BLB2)을 통해 제1 래치 회로 및 제2 래치 회로로 입력된다. 쓰기 동작 때에 워드 라인 신호인 'WL'를 입력으로 받는 트랜지스터(T5~T8)가 ON'되면 두 제 및 제2 비트 라인(BL, BLB)으로 전송된 입력 데이터가 제1 및 제2 래치 회로에 안정적으로 데이터가 저장된다. 본 발명에 따른 양방향 포트 SRAM의 '읽기동작 때에는 래치 회로에 저장되어 있던 데이터가 기존 비트 라인으로 출력되지 않고, 제1 및 제2 버퍼 회로를 통해 제1 및 제2 읽기 전용 비트 라인(RBL1, RBL2)으로 출력된다. 이것을 가능하게 하기 위해 본 발명에서는 쓰기 워드 라인 신호와 읽기 워드 라인 신호를 구분하여 각각의 동작이 중복되지 않도록 설계하였다.
도 3은 회로의 대기상태에서 발생하는 누설전류를 감소시키는 읽기 버퍼 회로이다. Q는 래치 회로에 저장된 데이터 값을 나타낸다. 동작 대기상태이므로 RBL은 프리차징(Precharging) 되어있고, Q가 '1'일 때 인버터 구조의 풀다운(Pull-Down) 트랜지스터가 'ON'이 된다. 이때, 제1 트랜지스터(M1)는 PMOS 트랜지스터(P1), 제2 트랜지스터(M2)와 직렬로 연결되어 저항성분의 증가로 인해 누설전류를 감소시켜준다. 미세공정의 설계에서 PMOS에 의한 누설전류가 NMOS에 의한 누설전류보다 크기 때문에 Q가 '1'임에도 불구하고 인버터 출력이 Vdd에 가깝게 발생할 수 있다.
이 경우 제2 트랜지스터(M2)가 스위치로서 'OFF'상태이기 때문에 누설전류가 차단된다. Q가 '0'일 때에는 PMOS 트랜지스터(P1)가 'ON'이 되고 출력이 Vdd값에 고정되어 있으므로 제2 트랜지스터(M2)의 VDS는 0이 된다. 이 경우 누설전류의 양은 무시할 수 있다. 또한 제2 트랜지스터(M2)와 인버터의 NMOS 트랜지스터(N1)가 스택효과에 의해 저항 성분이 높아지게 된다. 이로 인해서 발생한 누설전류는 감소하게 된다.
다음에 본 발명에 따른 SRAM 셀의 특성에 대해 도 4 내지 도 8에 따라 설명한다.
도 4는 sub-threshold 환경에서 온도에 변화에 따른 제안한 셀의 데이터 쓰기동작 시뮬레이션을 나타낸다. 도 4에서 보라색부터 검정색까지 0℃에서 150℃의 온도를 나타내며, 총 다섯 가지의 온도환경에서 본 발명에 따른 SRAM 셀의 시뮬레이션 검증하였다. 시뮬레이션은 Magna 0.18㎛ CMOS 표준공정에서 문턱 전압인 0.55V보다 낮은 0.4V로 실험하였다. Sub-threshold에서 회로가 동작한다는 것은 누설전류를 이용하는 것이므로, 도 4에서 볼 수 있듯이 온도가 높을수록 안정된 데이터 저장이 이루어지게 된다. 낮은 온도에서는 캐리어 이동 속도가 저하되기 때문에 도 4의 보라색(0℃), 파란색(25℃)과 같이 불안정한 결과가 나타나게 된다. 그러나 분명한 'High', 'Low'값을 출력하고 있으며, 실험한 주파수 값인 2MHz보다 더 낮은 주파수에서는 캐리어 이동속도를 감안할 수 있기 때문에 도 4에서의 시뮬레이션의 결과보다 안정된 출력이 가능하다. 도 4를 통해 제안한 셀이 0℃부터 150℃까지의 온도환경에서 데이터의 '쓰기' 동작이 가능하다는 것을 알 수 있다.
도 5는 본 발명에 따른 양방향 포트 SRAM 셀의 최대 동작 주파수를 나타낸다. Sub-threshold 환경은 소수 캐리어에 의한 누설전류를 이용하는 것을 말한다. 동작속도는 정격전압일 때보다 저하된다. 이는 동작 주파수에도 영향을 미치게 되는데, 0.25V일 때보다 0.4V일 때 소수 캐리어 이동이 활발하여 동작 주파수에도 영향을 미치게 된다. 공급전압 0.4V에서는 2MHz의 주파수 환경에서 데이터가 안정적으로 저장되며 공급 전압이 낮을수록 동작 주파수가 감소한다.
도 6은 본 발명에 따른 양방향 포트 SRAM 셀의 레이아웃이다.
본 발명에 따른 셀을 이용하여 양방향 포트 SRAM을 설계 후 Magna 0.18㎛ CMOS 공정을 이용하여 실험하였으며 조건과 결과 값은 표 1과 같다.
하기 표 1은 본 발명에 따른 양방향 포트 SRAM 셀과 종래의 기술에 따른 셀의 특성 비교를 나타낸다.
8-트랜지스터 셀 10-트랜지스터 셀 본 발명
공정 0.18㎛ 90㎚ 0.18㎛
공급전압(최대, 최소) 1.8V(1.6V,2.0V) 0.22V(0.17V,0.25V) 1.8V(0.25V,0.5V)
트랜지스터 수 8개 10개 16개
주파수 2㎒ 2㎒ 2㎒
전력소모(대기상태) 1.06㎼(1.87㎻) -(0.4㎻) 78.9㎻(0.22㎻)
읽기 잡음 발생 가능성 있음 없음 없음
안정성* 불안정 비교적 안정 안정
*안정성 : 온도변화에 의한 전압전달 특성의 안정성
표 1에서 보면 본 발명에서 제안한 16-트랜지스터 셀은 8-트랜지스터 셀과 비교하여 낮은 공급전압에서 동작하게 된다. 이는 본 발명에 따른 셀이 sub-threshold에서 구동 가능하기 때문이다. 8-트랜지스터 셀과 비교하여 총 전력 소모는 92.1%, 대기상태 전력 소모는 88.2% 절감되며, 도 1에 도시된 10-트랜지스터 셀과 비교하여 대기상태 전력 소모는 45.0% 절감되었다.
본 발명에 따른 회로는 읽기와 쓰기 경로를 나누었기 때문에 읽기 잡음이 발생하지 않는다. 또한 읽기 버퍼와 스택효과로 인해 온도에 따른 누설전류 발생 변화를 억제하여 전압전달 특성의 안정성에서도 우수하다.
도 7은 읽기동작에서 셀에 저장되어 있던 데이터가 비트 라인에 안정적으로 전해지는지 확인한 도면이다. 초기에 비트 라인은 VDD로 프리 차지되어있고, 비트 라인에 있는 셀의 수가 같을 때 본 발명에서 제안한 16-트랜지스터 셀이 8-트랜지스터 셀보다 비트 라인 전압이 증가하여 0℃~120℃에서 본 발명에서 제시한 셀이 보다 안정적인 동작을 하게 된다. 128개의 셀 중 동작하지 않는 셀에서 발생한 누설전류가 감소하고 동작하는 셀은 읽기 버퍼를 통해 VDD에 근접한 전압이 비트 라인으로 전송된다. 도 3의 제1 트랜지스터(M1)에 의해 누설전류가 감소하였으며, 비 동작 셀의 sub-threshold 누설전류 또한 감소하여 비트 라인에 VDD에 근접한 전압이 인가된다.
도 8은 온도의 변화에 따른 쓰기 동작의 SNM을 나타낸 그래프이다. SNM은 음(Negative)의 값일수록 성공적인 동작을 나타낸다. 두 경우 쓰기 동작의 원리가 동일하여 수행능력에 차이는 없다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시 예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시 예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
본 발명에 따른 초저전력 내장형 양방향 포트 SRAM을 사용하는 것에 의해 초저전력 소모만 필요한 분야에 적용할 수 있다.
P1 : PMOS 트랜지스터
N1 : NMOS 트랜지스터
M1 : 제1 트랜지스터
M2 : 제2 트랜지스터
RBL1, RBL2 : 제1 및 제2 읽기 전용 비트 라인

Claims (6)

  1. 메모리 셀,
    상기 메모리 셀에 연결된 제1 및 제2 래치 회로,
    상기 메모리 셀과 상기 제2 래치 회로 사이에 연결된 제1 및 제2 버퍼 회로 및
    상기 제1 및 제2 버퍼회로에 각각 연결된 제1 및 제2 읽기 전용 비트 라인을 포함하는 것을 특징으로 하는 초저전력 내장형 양방향 포트 SRAM.
  2. 제1항에 있어서,
    상기 메모리 셀에 대한 읽기 동작은 상기 제 1 및 제2 버퍼 회로를 통해 상기 제1 및 제2 읽기 전용 비트 라인으로 출력되는 것을 특징으로 하는 초저전력 내장형 양방향 포트 SRAM.
  3. 제1항에 있어서,
    상기 제1 및 제2 버퍼 회로는 각각 인버터 회로, 상기 인버터 회로에 연결된 제1 트랜지스터와 상기 읽기 전용 비트 라인에 연결된 제2 트랜지스터를 포함하는 것을 특징으로 하는 초저전력 내장형 양방향 포트 SRAM.
  4. 제3항에 있어서,
    상기 인버터 회로는 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지고,
    상기 제1 트랜지스터는 상기 PMOS 트랜지스터 및 상기 제2 트랜지스터와 직렬로 연결된 것을 특징으로 하는 초저전력 내장형 양방향 포트 SRAM.
  5. 제1항에 있어서,
    상기 SRAM의 셀은 16개의 트랜지스터로 이루어진 것을 특징으로 하는 초저전력 내장형 양방향 포트 SRAM.
  6. 제1항에 있어서,
    상기 SRAM의 셀은 읽기 동작과 쓰기 동작의 경로가 분리되는 것을 특징으로 하는 초저전력 내장형 양방향 포트 SRAM.
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* Cited by examiner, † Cited by third party
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KR101252393B1 (ko) 2009-08-13 2013-04-12 사우스이스트 유니버시티 고밀도 및 강건성을 갖춘 서브문턱 메모리 셀 회로
KR20140106037A (ko) 2013-02-25 2014-09-03 서울과학기술대학교 산학협력단 Sub-threshold MOSFET 동작을 이용한 저전력 전류모드 신호처리 회로

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