KR100634183B1

KR100634183B1 - Ｓｒａｍ 셀, 6ｔｓｒａｍ 셀 및 이를 구비한 메모리시스템

Info

Publication number: KR100634183B1
Application number: KR1020040078680A
Authority: KR
Inventors: 찬유엔에이치; 수루이스엘; 조쉬라지브브이; 옹로버트치푼
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2003-10-03
Filing date: 2004-10-04
Publication date: 2006-10-16
Also published as: CN100508069C; CN1604232A; KR20050033464A; US6934182B2; US20050073874A1; JP2005117037A

Abstract

본 발명은 높은 안정도 및/또는 작은 셀 크기를 가지는 6T SRAM 셀의 설계 방법을 제공한다. 6T SRAM 셀은 한 쌍의 액세스 트랜지스터(NFET), 한 쌍의 풀업 트랜지스터(PFET) 및 한 쌍의 풀다운 트랜지스터(NFET)를 구비하며, 액세스 트랜지스터는 풀다운 트랜지스터보다 높은 임계 전압을 가지므로, SRAM 셀에의 액세스 기간 중에 SRAM 셀이 논리 "0"을 효과적으로 유지할 수 있게 함으로써, 특히 "반선택" 기간 중인 셀에 대해서 셀의 안정도를 높일 수 있다. 또한, 풀다운 트랜지스터의 채널 폭이 단축되므로, 액세스 기간 중에 셀 안정도에 영향을 미치지 않으면서 고성능의 6개 트랜지스터 SRAM 셀의 크기를 줄일 수 있다. 또한, 셀의 크기를 줄여, 칩의 전체 설계 레이아웃도 축소될 수 있다.

Description

ＳＲＡＭ 셀, 6ＴＳＲＡＭ 셀 및 이를 구비한 메모리 시스템{METHOD TO IMPROVE CACHE CAPACITY OF SOI AND BULK}

도 1은 종래의 6T SRAM 셀 구조를 도시하는 도면.

도 2는 종래의 SRAM 레이아웃을 도시하는 도면.

도 3은 본 발명의 실시예에 따른 SRAM 레이아웃을 도시하는 도면.

도 4는 본 발명의 실시예에 따른 6T SRAM의 개략도.

도 5는 본 발명의 실시예에 따른, "반(伴)선택" 셀에 대한 SRAM 셀 노이즈 마진 정보를 제공하는 "N형 곡선"을 도시하는 그래프도.

도 6은 본 발명의 실시예에 따른, SRAM 셀 노이즈 마진 정보를 제공하는 "N형 곡선"을 도시하는 그래프도.

도 7은 본 발명의 실시예에 따른, 이중 Vt 레이아웃을 가지는 전압 마진의 향상을 도시하는 종래의 나비형 선도.

<도면의 주요 부분에 대한 부호의 설명>

10: SRAM 셀

21A-21D: N채널 트랜지스터

22A, 22B: P채널 트랜지스터

23, 24: 비트선

25: 전압원

26: 워드선

27, 28: 노드

29: 접지

40: SRAM 셀

41, 43: 스토리지 노드

42A-42D: N채널 트랜지스터

44A, 44B: P채널 트랜지스터

46, 48: 비트선

본 발명은 일반적으로 디지털 논리 회로에 관한 것으로서, 특히 안정성 향상을 위해 구축된 고성능 스태틱 랜덤 액세스 메모리(SRAM, Static Random Access Memory)의 설계에 관한 것이다.

L1 캐시 메모리에 고려하는 다양한 요소에는 L1 캐시를 구성하는데 사용되는 메모리 타입의 크기와 성능 등이 있다. 일반적으로, L1 캐시가 CPU(Central Processing Unit)에 실장되는 경우에는 그의 성능, 예컨대 액세스 속도가 CPU 사이클 시각과 호환되어야 한다. SRAM은 DRAM(Dynamic Radom Access Memory)과는 달리 주로 L1 캐시 메모리에 사용된다. 사실, 액세스 속도 면에서, SRAM의 액세스 속도 는 1㎱보다 낮지만, 현재 기술 수준에서의 DRAM의 액세스 시간 범위는 4㎱ 내지 10㎱이다.

한편, SRAM 셀은 6개의 트랜지스터(즉, 6T 셀)로 형성되는 것이 통상적이지만, DRAM 셀은 1개의 트랜지스터와 1개의 커패시터로 형성된다. 그러므로, SRAM 셀을 구비하는 메모리 어레이는 DRAM 셀을 구비하는 메모리 어레이보다 매우 크다. 따라서, SRAM을 이용하는 온칩 캐시의 최대 용량은 1M보다 낮게 제한되어 있다. 그러므로, 캐시 용량을 확대하여 네트워킹, 멀티미디어, 통신 등의 영역에서 프로세서의 성능을 확장하고자 하는 요구가 있다.

SRAM 설계상의 고려 사항은 주로 특정 애플리케이션에 의해서 결정된다. 예컨대, 판독 및 기록 동작이 짧은 클록 사이클 이내에 수행되는 경우와 같은 고성능 설계에서는 셀 베타 비율[패스게이트 디바이스(전달 디바이스라고도 부른다)의 채널 저항과 드라이버 디바이스(풀다운 디바이스라고도 부른다)의 채널 저항의 비로서 정의된다]이 기술상 잘 알려져 있는 "반선택 셀 교란(half-selected cell disturbance)"과 같은 셀 교란을 피하는 약 2.2 내지 3.5인 것이 통상적이다.

"반 선택 셀 교란"은 비트선이 소정의 Vdd로 바이어스된 상태에서 선택되지 않은 열의 메모리 셀에 연결된 워드선이 활성되는 경우에 발생한다. 이 때문에, 활성된 워드선을 따라 판독 또는 기록 동작이 행해지는 경우에는 선택되지 않은 셀의 전달 디바이스의 바디 전압(body voltage)이 상승하고 풀다운 디바이스보다 전도도가 더욱 커지게 되어, 접지 상태 노드("0" 노드)를 논리 상태로 전환하게 하여 메모리 셀에 교란을 주게 된다.

통상, 종래의 방법에서는, 전술한 교란이 셀 안정도에 영향을 미치지 못하도록 풀다운 디바이스의 W/L(폭/길이)을 패스게이트 디바이스의 W/L보다 크게 설계함으로써, 베타 비율을 유지한다. 예컨대, 높은 베타 비율(3.5 이상)을 가지는 셀은 저항 분배기를 통해서 데이터 보존을 유지한다. 또한, 저속 설계의 경우, 셀 베타 비율의 범위가 1.2 내지 1.8이면, 셀의 동작 속도는 높은 Vt를 가지는 저속 디바이스에 의해서 감소되기 때문에, 셀 교란은 문제되지 않는다.

셀의 구조에 따라서, 디바이스는 NMOS 트랜지스터일 수도 있고 PMOS 트랜지스터일 수도 있다. 예컨대, NMOS의 패스게이트 및 풀다운 디바이스를 구비한 6개 트랜지스터(6T) SRAM에서는 풀다운 디바이스의 전도도를 높이기 위해 풀다운 디바이스의 채널 폭을 넓혀, SRAM 셀의 전체적인 안정도를 향상시킨다.

도 1은 6개의 MOS(또는 FET) 트랜지스터를 구비하는 종래의 6T RAM 셀 구조를 도시하는 도면이다. 도 1을 참조하면, SRAM 셀(10)이 도시되어 있다. 도시된 SRAM 셀(10)은 4개의 N채널 트랜지스터(21A, 21B, 21C 및 21D)를 포함한 것이다. 또한, SRAM 셀(10)은 2개의 P채널 트랜지스터(22A 및 22B)도 포함한다. 트랜지스터(21A)의 소스는 제1 비트선(23)에 접속되고, 트랜지스터(21A)의 게이트는 워드선(26)에 접속되며, 트랜지스터(21A)의 드레인은 제1 노드(27)에 접속된다. 제1 노드(27)는 트랜지스터(21B)의 소스와 트랜지스터(21A)의 드레인에 접속된다. 트랜지스터(21C)의 소스는 제2 비트선(24)에 접속되고, 트랜지스터(21C)의 게이트는 워드선(26)에 접속되며, 트랜지스터(21C)의 드레인은 제2 노드(28)에 접속된다. 제2 노드(28)는 트랜지스터(21D)의 소스와 트랜지스터(22B)의 드레인에 접속된다. 또한, 트 랜지스터(22A 및 22B)의 소스는 전압원(25)에 접속되고, 트랜지스터(21B 및 21D)의 드레인은 접지(29)에 접속된다. 또한, 제1 노드(27)는 트랜지스터(21D 및 22B)의 게이트에 접속되고, 제2 노드(28)는 트랜지스터(21B 및 22A)의 게이트에 접속된다. 다수의 스토리지 노드 중 하나의 스토리지 노드는 로우(low)로 되고, 다른 스토리지 노드는 하이(high)로 된다. 전술한 바와 같이, 6T SRAM 셀은 고속 동작을 제공하고 낮은 전력 공급 전압으로 동작할 수 있지만, 6T SRAM 셀은 큰 면적을 차지하므로, 메모리 셀의 밀도가 제한된다.

다음의 표는 0.13㎛ 생성용 설계 시에 표로 만들어진 베타 비율 대 셀 크기를 나타낸 것이다.

베타 비율	셀 크기	비고
1	0.96	종래의 방법에서는 유용하지 않음
1.5	1(정규화된 값)	벌크 CMOS의 표준 셀
2.25	1.07	표준 SOI 셀
3	1.13	하이 엔드급의 설계
3.75	1.2	안전형의 설계

고속 스위칭 환경에서는 높은 베타 비율(예컨대, 표 1의 3.75)을 가지는 SRAM 어레이가 양호한 노이즈 마진을 제공하지만, 높은 베타 비율을 가지는 SRAM 어레이는 고예산이 소요되는 면적을 필요로 한다. 고예산이 소요되는 면적이란 많은 비용을 소비하는 것을 의미할 뿐만 아니라, 메모리 셀 밀도의 제한과, 저속 기록 동작 등의 셀 성능 감소도 의미하는 것이다.

또한, SOI(Silicon On Insulation) 기판 상에 구성되어 1.50의 베타 비율을 가지는 SRAM 셀은 적절히 기능하는데 실패한다. 그 이유는 SOI 기판 상에 구성된 SRAM 셀은 플로팅 바디 효과로 인한 추가 교란에 민감하기 때문이다. SOI 기판 상에 구성된 SRAM이 예컨대 약 2.25의 베타 비율로 설계된 경우에도, SOI SRAM의 안정도는 여전히 한계 상태에 있다. 플로팅 바디 효과는 디바이스의 치수에 의해서 정의되는 베타 비율을 효과적으로 감소시킨다고 생각된다.

다시 말하면, 비트선은 Vdd로 일정하게 바이어스되므로, 전달 디바이스의 바디 전압은 상승하여 풀다운 디바이스보다 전도도가 높아지는 경향이 있고, 이것에 의해서, 접지 상태 노드("0" 노드)는 논리 상태로 전환, 예컨대 "0"의 논리 상태에서 논리 상태 "1"로 전환되어 버릴 수 있다. 현재의 해법은 단순히 풀다운 디바이스의 채널 폭을 넓게 하여 임계 전압(Vt)을 낮추는 것이다. 그러나, 이와 같이 하면, SRAM 셀의 크기가 커지고, 그 결과, 전체적인 칩 설계 면적 예산이 늘게 된다.

도 2는 벌크 기판의 SRAM으로부터 최소의 셀 안정도를 보증하는 2의 베타 비율을 가지는 종래의 셀을 도시하고 있다. SOI 기판 상에서 높은 베타 비율을 가지는 SRAM은 안정도의 향상 때문에 바람직할 수 있지만, SRAM 어레이의 크기도 함께 커져 전체적인 칩 레이아웃의 면적 예산이 늘게 된다.

이제 도 2를 참조하면, 도 2는 0.3V의 임계 전압, 2의 베타 비율, 2.65㎛²의 셀 크기 및 0.12㎛의 길이 설계를 가지는 패스게이트 디바이스를 구비한 종래의 6T SRAM 레이아웃을 도시한 것이다. 또한, RX는 활성 실리콘이고, PC는 폴리실리콘이며, NW는 PFET(P1 및 P2)의 n우물이다. P1 및 P2는 풀업 디바이스이다. N1 및 N2는 W/L이 각각 약 0.36㎛과 약 0.12㎛인 풀다운 디바이스(NFET)이다. 또한, NL 및 NR은 W/L이 각각 약 0.18㎛과 약 0.12㎛인 좌우측 패스게이트 디바이스(NFET)이다.

따라서, 지정된 전체 칩 설계 면적 예산 이내로 유지하고 SRAM 안정도를 높이면서도, 네트워킹, 멀티미디어 및 통신 등의 영역에서 프로세서의 성능을 확장시키기 위한 칩 상에서의 캐시 용량 확대의 요구가 존재한다.

본 발명의 예시적인 실시예는 향상된 안정도에 맞게 구성된 고성능 스태틱 랜덤 액세스 메모리(SRAM)를 설계하는 방법과, SRAM 셀의 크기를 줄이면서 셀 안정도를 유지하여 전체적인 칩 설계 레이아웃을 축소시킴으로써 고성능 스태틱 랜덤 액세스 메모리(SRAM)를 설계하는 방법을 포함한다.

일반적으로, 본 발명의 예시적인 실시예는 풀다운 디바이스보다 높은 임계 전압을 가지는 패스게이트 디바이스를 포함한 SRAM 셀의 설계를 제공한다. 패스게이트 디바이스의 임계 전압은 크리티컬 마스크를 이용한 이온 주입 공정에 의해서 증가된다. 이와 같이 하면 레이아웃 면적이 축소된 패스게이트 디바이스를 형성하는데 이용하고, 따라서 SRAM 레이아웃의 전체 크기가 축소된다. 이러한 설계 및 방법의 이익은 판독/기록 동작 기간 중에 액세스 교란을 최소화시키고 SRAM 셀의 크기를 줄이는 것이다. 또한, 이 설계 및 방법은 전체적인 셀 안정도를 향상시키면서 종래의 6T SRAM 셀과 동일한 크기의 6T SRAM 셀을 제공한다.

본 발명의 예시적인 실시예에 따르면, 스태틱 랜덤 액세스 메모리 셀로서, 제1 및 제2 패스게이트 트랜지스터와 제1 및 제2 스토리지 노드를 구비하고, 제1 패스게이트 트랜지스터는 제1 비트선과 제1 스토리지 노드 사이에 접속되며, 제1 패스게이트 트랜지스터의 게이트 단자는 워드선에 접속하고, 제2 패스게이트 트랜지스터는 제2 비트선과 제2 스토리지 노드 사이에 접속되며, 제2 패스게이트 트랜지스터의 게이트 단자는 워드선에 접속하는 것인 스태틱 랜덤 액세스 메모리 셀을 제공한다.

또한, 이 스태틱 랜덤 액세스 메모리 셀은 소스 전압과 제1 스토리지 노드 사이에 접속된 제1 풀업 디바이스와, 소스 전압과 제2 스토리지 노드 사이에 접속된 제2 풀업 디바이스와, 제1 스토리지 노드와 접지 사이에 접속된 제1 풀다운 트랜지스터와, 제2 스토리지 노드와 접지 사이에 접속된 제2 풀다운 트랜지스터도 구비하고, 제1 풀다운 트랜지스터의 게이트 단자는 제2 스토리지 노드에 접속되며, 제2 풀다운 트랜지스터의 게이트 단자는 제1 스토리지 노드에 접속되고, 제1 및 제2 패스게이트 트랜지스터는 실질적으로 동일한 제1 임계 전압을 가지며, 제1 및 제2 풀다운 트랜지스터는 실질적으로 동일한 제2 임계 전압을 가지고, 제1 임계 전압은 제2 임계 전압보다 큰 것이다.

바람직하게는, 제1 및 제2 임계 전압은 각각 약 0.7V 및 약 0.3V이다.

이 스태틱 랜덤 액세스 메모리 셀은 제1 및 제2 패스게이트 트랜지스터가 실질적으로 동일한 제1 채널 폭을 가지고, 제1 및 제2 풀다운 트랜지스터가 실질적으로 동일한 제2 채널 폭을 가지며, 제2 채널 폭은 제1 채널 폭보다 큰 것으로 더 이루어져 있다. 바람직하게는, 이 스태틱 랜덤 액세스 메모리 셀은 약 3.0의 셀 베타 비율을 가진다.

이 스태택 랜덤 액세스 메모리 셀은 제1 풀업 디바이스가 제1 풀업 트랜지스터이고, 제2 풀업 디바이스가 제2 풀업 트랜지스터이며, 제1 풀업 트랜지스터는 소스 전압과 제1 스토리지 노드 사이에 접속되고, 제1 풀업 트랜지스터의 게이트 단자는 제2 스토리지 노드에 접속하며, 제2 풀업 트랜지스터는 소스 전압과 제2 스토리지 노드 사이에 접속되고, 제2 풀업 트랜지스터의 게이트 단자는 제1 스토리지 노드에 접속되는 것으로 더 구성된다.

본 발명의 예시적인 실시예에 따르면, 전술한 스태틱 랜덤 액세스 메모리 셀은 제1 및 제2 패스게이트 트랜지스터가 실질적으로 동일한 제1 채널 폭을 가지고, 제1 및 제2 풀다운 트랜지스터가 실질적으로 동일한 제2 채널 폭을 가지며, 제2 채널 폭과 제1 채널 폭은 실질적으로 동일하고, 셀 베타 비율은 약 1인 것으로 될 수 있다. 바람직하게는, 제1 및 제2 임계 전압은 각각 약 0.7V 및 약 0.3V이다. 또한, 메모리 셀의 크기는 약 2.40㎛²이다.

본 발명의 예시적인 실시예에 따르면, 6개 트랜지스터의 스태틱 랜덤 액세스 메모리 셀(6T SRAM 셀)로서, 제1 및 제2 비트선 단자와, 제1 및 제2 스토리지 노드와, 워드선과, 제1 비트선 단자와 제1 스토리지 노드 사이에 접속된 제1 NFET 액세스 트랜지스터를 구비하고, 제1 액세스 트랜지스터의 게이트 단자는 워드선에 접속된 것인 6T SRAM 셀을 제공한다.

또한, 전술한 6T SRAM 셀은 비트선 단자와 제2 스토리지 노드 사이에 접속된 제2 NFET 액세스 트랜지스터와, 전압원과 제1 스토리지 노드 사이에 접속된 제1 PFET 풀업 트랜지스터와, 전압원과 제2 스토리지 노드 사이에 접속된 제2 PFET 풀업 트랜지스터와, 제1 스토리지 노드와 접지 사이에 접속된 제1 NFET 풀다운 트랜지스터와, 제2 스토리지 노드와 접지 사이에 접속된 제2 NFET 풀다운 트랜지스터를 더 구비하여, 제2 액세스 트랜지스터의 게이트 단자는 워드선에 접속되고, 제1 풀업 트랜지스터의 게이트 단자는 제2 스토리지 노드에 접속되며, 제2 풀업 트랜지스터의 게이트 단자는 제1 스토리지 노드에 접속되고, 제1 풀다운 트랜지스터의 게이트 단자는 제2 스토리지 노드에 접속되며, 제2 풀다운 트랜지스터의 게이트 단자는 제1 스토리지 노드에 접속되는 것으로 구성된다.

또한, 제1 및 제2 액세스 트랜지스터는 실질적으로 동일한 제1 임계 전압을 가지고, 제1 및 제2 NFET 풀다운 트랜지스터는 실질적으로 동일한 제2 임계 전압을 가지며, 제2 임계 전압은 제1 임계 전압보다 큰 것으로 구성된다.

본 발명의 예시적인 실시예에 따르면, 메모리 시스템으로서, 반도체 기판 상에서 행과 열로 배열되어 형성된 메모리 셀의 어레이를 구비하는 메모리 어레이를 구비하고, 메모리 셀의 행은 워드선에 공통으로 접속되며, 메모리 셀의 열은 비트선 쌍에 공통으로 접속되는 것인 메모리 시스템을 제공한다.

또한, 메모리 시스템은 어드레스 및 커맨드 신호를 생성하는 제어기와, 메모리 어레이의 메모리 셀을 액세스하기 위해서 이 어드레스 및 커맨드 신호를 디코딩하는 디코딩 회로를 더 구비하고, 메모리 어레이의 각 메모리 셀은 6개 트랜지스터의 스태틱 랜덤 액세스 메모리(6T SRAM) 셀을 구비하고, 6T SRAM은 전술한 실시예의 특징 중 어느 것도 구비할 수 있다.

이제, 본 발명의 바람직한 실시예를 도시하고 있는 첨부 도면을 참조하여 본 발명을 더욱 상세하게 설명한다. 그러나, 본 발명은 다른 형태로도 구체화될 수 있고, 여기에서 개시한 실시예에 한정된 것으로 구성되는 것이 아니다. 오히려, 실시예는 이러한 개시가 완전하고 충분한 것이고 본 발명의 정신과 범위를 당업자에게 전달하기 위해 개시된 것이다.

본 발명의 예시적인 실시예는 풀다운 디바이스보다 높은 전압 임계값을 가지는 패스게이트 디바이스를 포함하는 SRAM 셀 설계를 제공하는 것이다. 패스게이트 디바이스의 임계 전압은 크리티컬 마스크를 이용한 이온 주입 공정에 의해서 증가된다. 이것은 레이아웃 영역이 축소되어 SRAM 레이아웃의 전체 크기가 감소된 패스게이트 디바이스를 형성하기가 용이하다. 이러한 설계 및 방법의 이익은 판독/기록 동작 기간에 액세스 교란을 최소화하는 것이다. 이 방법을 이용하여, SRAM 셀의 레이아웃을 현행 방법보다 약 10% 이상 줄일 수 있다.

도 3은 본 발명의 실시예에 따라 설계된 6T SRAM 레이아웃을 도시하고 있다. 도 3을 참조하면, 도 3은, 패스게이트 디바이스의 이온 주입이 하이 Vt이고, 베타 비율이 1이며, 셀 크기가 2.40㎛²이고, L 설계가 0.12㎛인 6T SRAM을 도시하고 있다. 또한, RX는 활성 실리콘이고, PC는 폴리실리콘이며, NW는 PFET(P1 및 P2)의 n우물이다. P1 및 P2는 풀업 디바이스이다. N1 및 N2는 각각 약 0.18㎛ 및 약 0.12㎛의 W/L을 가지는 풀다운 디바이스, 즉 NFET이다. 또한, NL과 NR은 각각 약 0.18 ㎛ 및 약 0.12㎛의 W/L을 가지는 좌측 및 우측 패스게이트 디바이스, 즉 NFET이다. 패스게이트 디바이스(NL 및 NR)의 전압 임계값(Vt)은 풀다운 디바이스(N1 및 N2)보다 크다. 바람직하게는, 패스게이트 디바이스(NL 및 NR)의 Vt는 약 0.6V이고, 풀다운 디바이스(N1 및 N2)의 Vt는 약 0.3V이다.

전술한 실시예는 풀다운 디바이스(또는 로드 디바이스)가 PFET인 경우를 개시한 것이지만, 본 발명의 실시예는 저항성 로드 또는 TFT(박막 트랜지스터) 로드 등의 다른 타입의 SRAM 셀에도 적용 가능하다는 것을 이해할 수 있다. 보다 구체적으로, 로드 디바이스는 PN 접합 다이오드, 다이오드가 접속된 전계 효과 트랜지스터(FET), 저항, 통상의 PMOS 디바이스, 또는 유사 디바이스 등이어도 좋다.

도 2에 도시한 종래의 6T SRAM 레이아웃과 본 발명에 따른 도 3의 레이아웃을 비교하면, 도 3의 6T SRAM 셀은 매우 높은 전기 베타 비율을 가지는 1의 설계 베타 비율을 갖는다. 설계 베타 비율은 풀다운 디바이스의 레이아웃 W/L과 패스게이트 디바이스의 레이아웃 W/L의 비이고, 전기 베타 비율은 패스게이트 디바이스의 채널 저항값과 풀다운 디바이스의 채널 저항값의 비이다. 또한, 풀다운 디바이스의 채널 폭은 반으로 줄어든다. 다시 말하면, 도 3에 도시한 풀다운 디바이스의 폭은 약 0.18㎛이고, SRAM 셀의 크기는 약 2.40㎛²이다. 이것은 도 3에 도시한 셀이 도 2에 도시한 종래의 셀에 비해서 9.5%의 영역을 절감하는 것과 같다.

도 4는 본 발명의 다른 예시적인 실시예에 따른 6T SRAM 셀의 개략도이다. 도 4를 참조하면, 4개의 N채널 트랜지스터(42A, 42B, 42C 및 42D)를 가지는 SRAM 셀(40)이 도시되어 있다. N채널 트랜지스터(42A 및 42B)는 각각 제1 및 제2 패스게이트 디바이스이고, N채널 트랜지스터(42C 및 42D)는 각각 제1 및 제2 풀다운 디바이스이다. 또한, 6T SRAM 셀은 각각 제1 및 제2 풀업 디바이스인 2개의 P채널 트랜지스터(44A 및 44B)도 포함한다. 제1 및 제2 패스게이트 디바이스(42A 및 42B)의 Vt는 같다. 제1 및 제2 풀다운 디바이스(42C 및 42D)의 Vt는 같다. 또한, 제1 및 제2 패스게이트 디바이스(42A 및 42B)의 Vt는 제1 및 제2 풀다운 디바이스(42C 및 42D)의 Vt보다 크다. 바람직하게는, 패스게이트 디바이스(42A 및 42B)의 Vt는 약 0.7V이고 풀다운 디바이스(42C 및 42D)의 Vt는 약 0.3V이다.

또한, 비트선(46 및 48)은 각각 제1 및 제2 패스게이트 디바이스(42A 및 42B)에 접속된다. 제1 및 제2 패스게이트 디바이스(42A 및 42B)는 각각 제1 스토리지 노드(41)와 제2 스토리지 노드(43)에 접속된다. 제1 및 제2 패스게이트 디바이스의 각각은 워드선(도시되지 않음)에 접속된 게이트도 구비한다. 제1 풀업 디바이스(44A)는 전압원(Vdd)과 제1 스토리지 노드(41)에 접속된다. 제2 풀업 디바이스(44B)는 전압원(Vdd)과 제2 스토리지 노드(43)에 접속된다. 또한, 제1 및 제2 풀업 디바이스(44A 및 44B)는 게이트를 구비한다. 제1 풀업 디바이스(44A)의 게이트는 제2 스토리지 노드(43)에 접속되고, 제2 풀업 디바이스(44B)의 게이트는 제1 스토리지 노드(41)에 접속된다. 제1 및 제2 풀다운 디바이스(42C 및 42D)는 공통 접지에 접속되고, 제1 및 제2 풀다운 디바이스(42C 및 42D)는 게이트를 구비한다. 또한, 제1 풀다운 디바이스(42C)는 제1 스토리지 노드(41)에 접속되고, 제1 풀다운 디바이스(42C)의 게이트는 제2 스토리지 노드(43)에 접속된다. 또한, 제2 풀다운 디바이스(42D)는 제2 스토리지 노드(43)에 접속되고, 제2 풀다운 디바이스(42D)의 게이트는 제1 스토리지 노드(41)에 접속된다.

또한, 셀 안정도는 풀다운 디바이스의 전도도 대 패스게이트 디바이스의 전도도의 비로 결정할 수 있다. 패스게이트 디바이스의 전도도를 감소시켜, 크리티컬 마스크법을 이용한 이온 주입 공정으로 패스게이트 디바이스의 Vt(전압 임계값)을 증가시켜서, SRAM 셀의 용량은 풀다운 디바이스의 W/L을 증가시키는 종래 방법을 이용하는 것보다 더욱 효과적으로 증가된다. 또한, 종래의 딥-UV(자외선) 노광 도구를 이용하여 고정밀의 마스크 정렬을 수행할 수 있다.

전술한 실시예는 6T SRAM 셀 내에서 패스게이트 디바이스의 Vt가 풀다운 디바이스의 Vt보다 크도록 패스게이트 디바이스의 Vt를 증가시켜 노드의 데이터 상태(예컨대, 제로 노드에서 논리 "0") 및 셀 안정도를 유지한다. 다시 말하면, 외부 소스, 예컨대 Vdd로 바이어스된 비트선에서부터 제로 노드로 흐르는 누설 전류의 흐름은 풀다운 디바이스, 예컨대 접지에 접속된 NFET 트랜지스터를 통해서 제로 노드로부터 유입되는 전류보다 낮다.

실제의 셀 안정도는 풀다운 디바이스의 전도도 대 패스게이트 디바이스의 전도도의 비이므로, 종래의 SRAM 셀의 설계 레이아웃은 도 2 및 도 3을 비교하여 도시한 바와 같이, 패스게이트 디바이스의 이온 주입 공정에 의한 Vt(임계 전압)를 증가시키고 풀다운 디바이스의 채널 폭을 감소시켜 SRAM 셀의 안정도에 영향을 미치는 일없이 축소될 수 있다.

도 5 내지 도 7은 HSPICE 등의 회로 분석 도구를 이용하여 상기 실시예에 의 한 설계의 회로 시뮬레이션으로부터 생성된다.

셀 안정도는 "N형 곡선"으로 특징지어질 수 있다. N형 곡선은 소정의 노드가 GND 이하 내지 VDD 이상의 사이에서 구동되는 그 노드의 전류에 관한 I-V 선도이다. 이 N형 곡선은 SRAM 셀의 노이즈 마진 정보를 제공한다.

도 5는 본 발명의 일 실시예에 따른 "반선택" 셀의 SRAM 노이즈 마진 정보를 제공하는 "N형 곡선"을 나타내는 그래프이다. 이제, 도 5를 참조하면, 이 예에서, 워드선(WL)은 VDD=1.2V로 설정되고, 선택되지 않은 BL(비트선)도 역시 VDD=1.2V의 스탠바이 바이어스로 설정된다. 셀 노드가 GND 내지 VDD 사이에서 구동되는 경우에는, 셀이 안정 상태를 유지하고 있다면 전압원의 전류는 제로 전류축을 3회 가로지를 것이다. 점선은 베타 비율이 상이한 SRAM 셀들을 나타낸 것이다. 실선은 이온 주입량이 변화하는 SRAM 셀들을 나타낸 것이다. 전압 노이즈 마진 Vnm0은 좌측 인터셉트 10과 중간 인터셉트 12의 전압차로 정의된다. 전압 노이즈 마진 Vnm1은 중간 인터셉트 12와 우측 인터셉트(도시되지 않음)의 전압차로 정의된다. 전류 노이즈 마진 Inm0은 제1 인터셉트 10과 중간 인터셉트 12 사이의 최대 전류이다. 전류 노이즈 마진 Inm1은 중간 인터셉트 12와 우측 인터셉트(도시되지 않음) 사이의 -최대 전류이다. 베타 2.25인 셀의 경우, Inm0은 약 100㎂이다. 이것은 풀다운 NFET가 "반선택" 모드의 회로 동작 기간 중에 100㎂의 노이즈 전류 누설량 중 일부를 로우 노드(low node) 안으로 흡수하기에 충분히 강하다는 것을 나타낸다.

다시 말하면, 도 1의 Inm0 부분에 도시되어 있는 최대 전류 피크는 셀이 교란 상태에 있는 경우에 접지 노드가 흡수할 수 있는 최대 전류이다. 또한, 누설 전 류가 최대 전류를 초과하는 경우에는 접지는 상부 방향으로 드리프트하여 스토리지 노드의 논리 상태를 "0"에서 "1"로 변경시키고, 그 결과, 메모리 셀의 전체 상태가 변경된다.

풀업 PFET는 동일한 크기를 유지하므로, Inm1은 베타 비율에 비교적 민감하지 않다. 벌크 CMOS SRAM의 경우, 베타 1.5의 표준 셀은 60㎂의 전압 노이즈 마진 Inm0에서 유입 누설(inward leakage)을 허용할 수 있다.

패스게이트 전도도는 W/L보다 Vt에 더욱 민감하므로, 노이즈 마진은 패스게이트 디바이스의 Vt에 똑같이 민감하다. 도 5를 보면 알 수 있는 바와 같이, 패스게이트 Vt의 포화가 0.5V인 상태(포화 상태에서의 임계 전압)에서 1.0의 베타를 가지는 셀은 패스게이트 Vt의 포화가 0.3V인 상태에서 1.5의 베타를 가지는 셀만큼 안정하다. Inm0은 주로 풀다운 디바이스의 W/L에 의존하지만, 베타 비율에 비례하기도 한다. 비트선에서 셀로의 전류 누설을 대부분 삭감하기 위한 채널 이온 주입 공정이 제공된다. 이것의 이익은 도 6에 도시한 바와 같이 N형 곡선에서 더욱 균형잡힌 마진에 의해서 반영된다. 또한, 도 6의 Inm1 영역인 가장 약한 마진은 풀업 트랜지스터, 즉 PFET가 향상 동일한 최소 크기이고 유출(outward) 전류 누설 Inm1에 대한 셀 허용 범위가 모든 베타 비율에 대해서 대략 동일하기 때문에 패스게이트 디바이스의 높은 베타 비율 또는 높은 Vt 이온 주입에 의해서 도움받을 수 없다.

또한, 더욱 정밀한 셀 안정도 측정은 중간 인터셉트와 우측 인터셉트 사이에서 V분의 I의 적분에 대한 전력 노이즈 마진(Pnm1)을 결정하는 것이다. 다시 말하 면, Pnm1은 "1" 상태에서 "0" 상태로의 교란에 대한 셀 안정도를 나타낸다. 따라서, Pnm1이 큰 셀은 그 셀의 Inm1(또는 Vnm1)가 크지 않더라도 안정하다.

Vt가 0.7V인 패스게이트와 1의 베타를 가지는 셀은 패스게이트의 Vt가 0.3V인 상태에서 3의 베타를 가지는 셀보다 더욱 안정하다고 생각된다. 또한, Vt가 0.6V인 패스게이트와 베타 1을 가지는 셀은 패스게이트의 Vt가 0.3V인 상태에서 베타 2.25를 가지는 셀보다 더욱 안정하다.

또한, 패스게이트 임계 전압 이온 주입량을 증가시키고 높은 셀 베타 비율(예컨대, 3.0 이상)을 유지함으로써, 특히 "반선택 모드"의 셀에 대해서 어레이 액세스 기간 중에 셀 안정도가 향상된다.

도 6은 스탠바이 기간 중에 SRAM 셀에 관한 셀 노이즈 마진 정보를 제공하는 "N형 곡선"을 나타내는 그래프이다. 스탠바이 기간 중에는 비트선에서부터 셀로의 베이스 액세스 전류 누설이 없기 때문에 셀 노이즈 마진은 더욱 크다. 패스게이트가 오프 상태에 있는 경우에는, 패스게이트 임계 전압 이온 주입은 안정성에 영향을 미치지 않는다. 이제 도 6을 참조하면, Inm0은 제1 인터셉트 20과 제2 인터셉트 22의 전압차로 정의된다. Inm0의 범위는 69 내지 184㎂이고, Inm1은 약 22㎂이다. 22㎂의 이러한 약한 정도는 베타 비율과 채널 이온 주입 중 어느 것에 의해서도 교정될 수 있는 것이 아니다. 풀업 PFET는 항상 동일한 최소의 크기이므로, 유출 전류 누설 Inm1에 대한 셀 허용 범위는 모든 베타 비율에서 대략 동일하다.

도 7은 본 발명의 실시예에 따른 이중 Vt 레이아웃을 가지는 전압 마진의 개선례를 도시하는 종래의 나비형 선도이다. 도 7을 참조하면, 도 7은 90㎚ 모드 CMOS 기술의 표준 SRAM 셀을 6개의 트랜지스터에 대해서 Vt 이온 주입의 상이한 조합으로 나타낸 나비형 선도이다. 예컨대, "rpd"는 풀다운 디바이스의 정상 Vt를 나타내고, "apd"는 풀다운 디바이스의 대체 Vt를 나타낸다. 대체 Vt는 정상 Vt보다 약 10% 낮다. 마찬가지로, "rpg"와 "apg"는 각각 패스게이트 디바이스의 정상 Vt와 대체 Vt를 나타낸다. 또한, "rpu"와 "apu"는 각각 풀업 디바이스의 정상 Vt와 대체 Vt를 나타낸다.

가장 안정된 SRAM 셀은 최대 스태틱 노이즈 마진(SNM)을 가지는 셀이다. SNM은 나비의 날개 모양 안에 맞출 수 있는 최대 사각형의 대각선을 측정하여 결정된다. 도 7에 도시한 바와 같이, apd, rpg 및 apu에 대응하는 SRAM 셀(1)은 최소 SNM, 또는 대응 사각형 내의 최단길이 대각선을 갖기 때문에 안정도가 가장 낮다. 도 7에 도시하지 않은 apd, apg 및 rpu의 조합은 셀(1)보다 더욱 적은 SNM을 가지는 셀을 생성한다. 도 7에 도시한 셀 중 가장 안정된 셀은 apd, rpg 및 apu에 대응하는 셀(5)이다. 이것은 최대 SNM, 또는 대응 사각형 내의 최장길이 대각선을 갖기 때문이다.

여기에서 설명한 바와 같이 본 발명의 실시예에 따른 6T SRAM 셀은 어떠한 메모리 시스템 아키텍쳐에도 구성될 수 있다는 것을 이해할 수 있을 것이다. 예컨대, 본 발명을 구성할 수 있는 메모리 시스템은 반도체 기판 위에 형성되고 행과 열로 배열된 6T SRAM 메모리 셀의 어레이를 가지는 메모리 어레이를 구비하고, 이 때, 메모리 셀의 행은 워드선에 공통으로 접속되며 메모리 셀의 열은 비트선 쌍에 공통으로 접속된다. 메모리 시스템은 메모리 액세스 동작을 수행하기 위한 어드레 스 및 커맨드 신호를 생성하는 제어기(예컨대, CPU, 메모리 제어기 등)를 더 구비한다. 또한, 메모리 시스템은 제어기로부터 수신된 어드레스 및 커맨드 신호를 디코드하는 디코딩 회로(예컨대, 워드선 어드레스 및 열 어드레스 디코더 등) 및 메모리 셀 어레이의 메모리 셀의 데이터를 액세스하는 회로(예컨대, 센스 앰프, 워드선 드라이버 등)를 포함한다.

바람직한 실시예를 참조하여 본 발명을 특히 도시하고 설명하였지만, 당업자는 특허청구범위에서 정의한 바와 같이 본 발명의 정신과 범위를 벗어나지 않고서도 형태와 세부의 다양한 변형을 만들 수 있다는 것을 이해할 것이다.

본 발명에 따르면, SRAM 셀에의 액세스 기간 중에 SRAM 셀이 논리 "0"을 효과적으로 유지할 수 있게 함으로써, 특히 "반선택" 기간 중인 셀에 대해서 셀의 안정도를 높일 수 있다. 또한, 풀다운 트랜지스터의 채널 폭이 단축되므로, 액세스 기간 중에 셀 안정도에 영향을 미치지 않으면서 고성능의 6개 트랜지스터 SRAM 셀의 크기를 줄일 수 있다. 또한, 셀의 크기를 줄여, 칩의 전체 설계 레이아웃도 축소될 수 있다.

Claims

스태틱 랜덤 액세스 메모리(SRAM) 소자로서, 상기 스태틱 랜덤 액세스 메모리 소자는 메모리 셀의 어레이를 포함하는 메모리를 포함하고, 각 메모리 셀은,

제1 및 제2 패스게이트 트랜지스터와;

제1 및 제2 스토리지 노드와;

소스 전압과 상기 제1 스토리지 노드 사이에 접속된 제1 풀업 트랜지스터와;

상기 소스 전압과 상기 제2 스토리지 노드 사이에 접속된 제2 풀업 트랜지스터와;

상기 제1 스토리지 노드와 접지단 사이에 접속된 제1 풀다운 트랜지스터와,

상기 제2 스토리지 노드와 상기 접지단 사이에 접속된 제2 풀다운 트랜지스터

를 구비하며,

상기 제1 패스게이트 트랜지스터는 제1 비트선과 상기 제1 스토리지 노드 사이에 접속되며, 상기 제1 패스게이트 트랜지스터의 게이트 단자는 워드선에 접속하고, 상기 제2 패스게이트 트랜지스터는 제2 비트선과 상기 제2 스토리지 노드 사이에 접속되며, 상기 제2 패스게이트 트랜지스터의 게이트 단자는 상기 워드선에 접속하고,

상기 제1 풀업 트랜지스터의 게이트 단자는 상기 제2 스토리지 노드에 접속되고,

상기 제2 풀업 트랜지스터의 게이트 단자는 상기 제1 스토리지 노드에 접속되고,

상기 제1 풀다운 트랜지스터의 게이트 단자는 상기 제2 스토리지 노드에 접속되고,

상기 제2 풀다운 트랜지스터의 게이트 단자는 상기 제1 스토리지 노드에 접속되고,

상기 제1 및 제2 패스게이트 트랜지스터와 상기 제1 및 제2 풀다운 트랜지스터는 실질적으로 동일한 제1 임계 전압을 가지고, 상기 제1 및 제2 풀업 트랜지스터는 실질적으로 동일한 제2 임계 전압을 가지며, 상기 제1 임계 전압은 상기 제2 임계 전압보다 큰 것인 스태틱 랜덤 액세스 메모리 소자.
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스태틱 랜덤 액세스 메모리 소자로서, 상기 스태틱 랜덤 액세스 메모리 소자는 메모리 셀의 어레이를 포함하는 메모리를 포함하고, 각 메모리 셀은,

제1 및 제2 패스게이트 트랜지스터와;

제1 및 제2 스토리지 노드와;

소스 전압과 상기 제1 스토리지 노드 사이에 접속된 제1 풀업 트랜지스터와;

상기 소스 전압과 상기 제2 스토리지 노드 사이에 접속된 제2 풀업 트랜지스터와;

상기 제1 스토리지 노드와 접지단 사이에 접속된 제1 풀다운 트랜지스터와,

상기 제2 스토리지 노드와 상기 접지단 사이에 접속된 제2 풀다운 트랜지스터

를 구비하며,

상기 제1 패스게이트 트랜지스터는 제1 비트선과 상기 제1 스토리지 노드 사이에 접속되며, 상기 제1 패스게이트 트랜지스터의 게이트 단자는 워드선에 접속하고, 상기 제2 패스게이트 트랜지스터는 제2 비트선과 상기 제2 스토리지 노드 사이에 접속되며, 상기 제2 패스게이트 트랜지스터의 게이트 단자는 상기 워드선에 접속하고,

상기 제1 풀업 트랜지스터의 게이트 단자는 상기 제2 스토리지 노드에 접속되고,

상기 제2 풀업 트랜지스터의 게이트 단자는 상기 제1 스토리지 노드에 접속되고,

상기 제1 풀다운 트랜지스터의 게이트 단자는 상기 제2 스토리지 노드에 접속되고,

상기 제2 풀다운 트랜지스터의 게이트 단자는 상기 제1 스토리지 노드에 접속되고,

상기 제1 및 제2 풀다운 트랜지스터, 상기 제1 및 제2 풀업 트랜지스터 및 상기 제1 및 제2 패스게이트 트랜지스터 모두 실질적으로 동일한 제1 임계 전압을 가지며, 상기 제1 임계 전압은 약 0.3V 내지 약 0.7V의 범위의 전압인 것인 스태틱 랜덤 액세스 메모리 소자.
스태틱 랜덤 액세스 메모리 소자로서, 상기 스태틱 랜덤 액세스 메모리 소자는 메모리 셀의 어레이를 포함하는 메모리를 포함하고, 각 메모리 셀은,

제1 및 제2 패스게이트 트랜지스터와;

제1 및 제2 스토리지 노드와;

소스 전압과 상기 제1 스토리지 노드 사이에 접속된 제1 풀업 트랜지스터와;

상기 소스 전압과 상기 제2 스토리지 노드 사이에 접속된 제2 풀업 트랜지스터와;

상기 제1 스토리지 노드와 접지단 사이에 접속된 제1 풀다운 트랜지스터와,

상기 제2 스토리지 노드와 상기 접지단 사이에 접속된 제2 풀다운 트랜지스터

를 구비하며,

상기 제1 패스게이트 트랜지스터는 제1 비트선과 상기 제1 스토리지 노드 사이에 접속되며, 상기 제1 패스게이트 트랜지스터의 게이트 단자는 워드선에 접속하고, 상기 제2 패스게이트 트랜지스터는 제2 비트선과 상기 제2 스토리지 노드 사이에 접속되며, 상기 제2 패스게이트 트랜지스터의 게이트 단자는 상기 워드선에 접속하고,

상기 제1 풀업 트랜지스터의 게이트 단자는 상기 제2 스토리지 노드에 접속되고,

상기 제2 풀업 트랜지스터의 게이트 단자는 상기 제1 스토리지 노드에 접속되고,

상기 제1 풀다운 트랜지스터의 게이트 단자는 상기 제2 스토리지 노드에 접속되고,

상기 제2 풀다운 트랜지스터의 게이트 단자는 상기 제1 스토리지 노드에 접속되고,

상기 제1 및 제2 패스게이트 트랜지스터는 실질적으로 동일한 제1 임계 전압을 가지고, 상기 제1 및 제2 풀업 트랜지스터와 상기 제1 및 제2 풀다운 트랜지스터는 실질적으로 동일한 제2 임계 전압을 가지며, 상기 제1 임계 전압은 상기 제2 임계 전압보다 큰 것인 스태틱 랜덤 액세스 메모리 소자.
제1항 또는 제18항에 있어서, 상기 제1 임계 전압은 약 0.3V 내지 약 0.7V의 범위의 제1 전압이고, 상기 제2 임계 전압은 상기 제1 전압보다 약 10% 더 낮은 제2 전압인 것인 스태틱 랜덤 액세스 메모리 소자.
제1항, 제17항 또는 제18항에 있어서, 상기 제1 및 제2 패스게이트 트랜지스터는 NFETs이며, 상기 제1 및 제2 풀업 트랜지스터는 PFETs인 것인 스태틱 랜덤 액세스 메모리 소자.
제1항, 제17항 또는 제18항에 있어서, 각 메모리 셀은 약 2.0 이상의 셀 베타 비율을 가지는 것인 스태틱 랜덤 액세스 메모리 소자.