CN111145810A - 一种基于fdsoi器件背栅结构的静态随机存取存储器 - Google Patents

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Abstract

本发明公开了一种基于FDSOI器件背栅结构的静态随机存取存储器（SRAM），该新型静态随机存取存储器上所有的晶体管为FDSOI器件，器件的背栅与字线WL相连。在SRAM进行读写操作时，字线为高电平，使得PMOS阈值电压增大，NMOS阈值电压减小，从而加强了SRAM的写入能力，提高了读取电流；在保持状态下，字线WL为低电平，本发明的SRAM上的器件阈值电压与传统FDSOI SRAM上器件的阈值电压并无差异，因此静态功耗不变。

Description

一种基于FDSOI器件背栅结构的静态随机存取存储器
技术领域
本发明属于CMOS超大集成电路（VLSI）技术领域，具体涉及一种基于FDSOI器件背栅结构的静态随机存取存储器。
背景技术
静态随机存储器(static random access memory，SRAM)以无需刷新就可以保存信息，存储的数据稳定、读写速度快以及功耗低等优点广泛应用于微型处理器和SoC芯片中。为了获得更好的性能，在微处理器和SoC系统中，存储器所占的面积不断增大，根据国际半导体技术蓝图(International Technology Roadmap For Semiconductors，ITRS)预测未来整个SoC芯片将会有90％以上的面积被存储器占据。因此，作为SoC芯片中占据最大面积的SRAM存储单元，其功耗、稳定性及面积大小影响着整个芯片的各性能指标，因而逐渐成为研究的热点。
工艺制程微缩到深纳米节点以后，以随机掺杂波动、氧化层厚度波动以及刻线边缘粗糙度波动为主的工艺波动性对SRAM中数据的稳定性的影响越发不可忽视，极大的降低了SRAM的良率。工艺波动性中又以随机掺杂波动为主，FDSOI技术凭借其未掺杂的沟道使器件的随机掺杂波动极大的降低，因而FDSOI SRAM的良率也将大大增加。此外，FDSOI器件特有的BOX结构使其相比体硅晶体管更好的利用背栅偏压调节器件的阈值电压，进一步可调节SRAM的性能。
发明内容
本发明的目的是提供一种基于FDSOI器件背栅结构的静态随机存取存储器，本发明通过对单阱FDSOI SRAM存储单元上的器件施加背栅偏压保证FDSOI SRAM存储单元静态功耗不变的情况下提升读取速度，同时SRAM写入能力得到改善。
实现本发明目的的具体技术方案是：
一种基于FDSOI器件背栅结构的静态随机存取存储器，该存储器包括：
第一上拉晶体管PPU1、第二上拉晶体管PPU2、第一传输晶体管NPG1、第二传输晶体管NPG2、第一下拉晶体管NPD1及第二下拉晶体管NPD2，所述第一上拉晶体管PPU1、第二上拉晶体管PPU2、第一传输晶体管NPG1、第二传输晶体管NPG2、第一下拉晶体管NPD1及第二下拉晶体管NPD2为FDSOI器件；所述第一上拉晶体管PPU1与第一下拉晶体管NPD1构成第一反相器，第二上拉晶体管PPU2与第二下拉晶体管NPD2构成第二反相器；
所述第一反相器的输出端形成第一存储节点Q，所述第二反相器的输出端形成第二存储节点QB，所述第一反相器与所述第二反相器交叉耦合；其中：
所述第一传输晶体管NPG1的源端与所述第一存储节点Q连接、漏端与第一位线BL连接，前栅和背栅与字线WL相连；所述第二传输晶体管NPG2的源端与所述第二存储节点QB连接、漏端与第二位线BLB连接，前栅和背栅与字线WL相连；
所述第一上拉晶体管PPU1的前栅与第二存储节点QB连接，背栅与字线WL相连；
所述第一下拉晶体管NPD1的前栅与第二存储节点QB连接，背栅与字线WL相连；
所述第二上拉晶体管PPU2的前栅与第一存储节点Q连接，背栅与字线WL相连；
所述第二下拉晶体管NPD2的前栅与第一存储节点Q连接，背栅与字线WL相连。
所述存储器的数据写入包括如下步骤：
步骤一：写入数据“0”或“1”时，位线BL置为低电平或高电平，位线BLB置为高电平或低电平，第一传输晶体管NPG1和第二传输晶体管NPG2的源漏两侧都存在电势差；
步骤二：电流自第一上拉晶体管PPU1或第二上拉晶体管PPU2的源极流向所述第一传输晶体管NPG1或第二传输晶体管NPG2及第一位线BL或第二位线BLB；
步骤三：第一存储节点Q变为低电平或高电平，第二存储节点QB变为高电平或低电平。
所述存储器的数据读取包括如下步骤：
步骤一：第一位线BL和第二位线BLB置为高电平；当第一存储节点Q为低电平或高电平、第二存储节点QB为高电平或低电平时，第二传输晶体管NPG2或第一传输晶体管NPG1的源漏极两侧没有电势差；
步骤二：电流自所述第一位线BL或所述第二位线BLB从所述第一传输晶体管NPG1或所述第二传输晶体管NPG2的源极流向所述第一传输晶体管NPG1或所述第二传输晶体管NPG2和第一下拉晶体管或第二下拉晶体管；
步骤三：所述第一位线BL或所述第二位线BLB变为低电平，所述第二位线BLB或所述第一位线BL保持高电平。
本发明将SRAM中器件的背栅与SRAM的字线WL相连，得到新的SRAM结构。在读写操作时，字线为高电平，这使得SRAM上的PMOS阈值电压增大，NMOS阈值电压减小，因此SRAM的写入能力得到增强，读取电流也将得到提高；在保持状态时，字线为低电平，SRAM上的PMOS和NMOS阈值电压不变，因此SRAM的静态功耗也几乎不变。
附图说明
图1为本发明结构示意图；
图2为本发明六管FDSOI SRAM存储单元上的NPD(NPG/PPU)截面图；
图3为本发明六管FDSOI SRAM存储单元上的NPD（NPG）和PPU在同一个阱上的剖面图；
图4为本发明六管FDSOI SRAM存储单元上外加电压示意图。
具体实施方式
以下结合附图及实施例对本发明进行详细描述。
参阅图1，本发明的静态随机存取存储器包括：
第一上拉晶体管PPU1、第二上拉晶体管PPU2、第一传输晶体管NPG1、第二传输晶体管NPG2、第一下拉晶体管NPD1及第二下拉晶体管NPD2，所述第一上拉晶体管PPU1、第二上拉晶体管PPU2、第一传输晶体管NPG1、第二传输晶体管NPG2、第一下拉晶体管NPD1及第二下拉晶体管NPD2为FDSOI器件；所述第一上拉晶体管PPU1与第一下拉晶体管NPD1构成第一反相器，第二上拉晶体管PPU2与第二下拉晶体管NPD2构成第二反相器；
所述第一反相器的输出端形成第一存储节点Q，所述第二反相器的输出端形成第二存储节点QB，所述第一反相器与所述第二反相器交叉耦合；其中：
所述第一传输晶体管NPG1的源端与所述第一存储节点Q连接、漏端与第一位线BL连接，前栅和背栅与字线WL相连；所述第二传输晶体管NPG2的源端与所述第二存储节点QB连接、漏端与第二位线BLB连接，前栅和背栅与字线WL相连；
所述第一上拉晶体管PPU1的前栅与第二存储节点QB连接，背栅与字线WL相连；
所述第一下拉晶体管NPD1的前栅与第二存储节点QB连接，背栅与字线WL相连；
所述第二上拉晶体管PPU2的前栅与第一存储节点Q连接，背栅与字线WL相连；
所述第二下拉晶体管NPD2的前栅与第一存储节点Q连接，背栅与字线WL相连。
参阅图2，本发明所用的NPD（NPG/PPU）包括衬底1、阱（N或P型）2、背板（N或P型）3、埋氧化层（BOX）4、未掺杂或轻掺杂的沟道5、用于引出背栅的，与阱掺杂类型相同的高浓度掺杂区域（Pick up区域）6、背栅电极7、抬升源（漏）（N或P型）8、金属栅9、高K介质层10、浅沟槽隔离（STI）11。
由于NPD（NPG/PPU）的BOX隔绝了沟道和衬底之间的联系，因此NPD（NPG/PPU）的阱掺杂类型可以与源漏的掺杂类型相同。在本发明具体实施例中，静态随机存取存储器中的PMOS的阱为P型，也即SRAM单元上的NPD（NPG/PPU）在同一个P型阱(Pwell)上，称此种SRAM单元为NR FDSOI SRAM。在同一个P型阱上的NPD（NPG）和PPU剖面图参阅图3，其中左边器件是NPD（NPG），右边器件是PPU，包括P型衬底14、深N型阱（DNW）1、P型阱2、P型背板3、P型背板13、埋氧化层（BOX）4、未掺杂或轻掺杂的沟道5、重掺杂P型区域6、背栅电极7、N型源（漏）8、P型源（漏）12、金属栅9、高K介质层10、浅沟槽隔离（STI）11。
参阅图4，在DNW上施加VDD，使得DNW和Pwell之间形成反偏PN结。
因此Pwell上可外加背栅偏压范围为VBD+VDD~VDD。通过背栅电极7施加背栅偏压。
首先将SRAM单元中的各个晶体管的背栅与字线相连，在写入操作时，字线为高电平，则NMOS的阈值电压降低，PMOS的阈值电压变大，NPG的导电能力与PPU的导电能力差距变大，使得SRAM单元写入能力提高；在读取操作时，字线同样为高电平，NMOS的阈值电压降低这使得SRAM单元的读取电流增大，也即读取速度提高；在保持状态下，字线置于低电平，此SRAM单元的NMOS与常规静态随机存取存储器的NMOS相比导电能力不变，PMOS在PWell上故阈值电压降低，亚阈值电流增大，但PMOS的亚阈值电流与NMOS相比可忽略不计，总体来说相对于常规静态随机存取存储器，静态功耗并无太大变化。
此新型NR FDSOI SRAM单元与不加背栅偏压的常规NR FDSOI SRAM流片结果对比如表1所示，包括写入余量，读取电流，泄漏电流。由表1可知，本发明中的新型NR FDSOISRAM的写入余量相比于常规NR FDSOI SRAM增加了36.4%，读取电流相比于常规NR SRAM增加了17.1%，而泄漏电流几乎相同。
表1本发明的FDSOI SRAM与常规FDSOI SRAM性能对比
参数 新型NR SRAM 常规NR SRAM
写入余量(<i>mV</i>) 300 220
读取电流(
Figure DEST_PATH_IMAGE002
)		 27.54 23.18
泄漏电流(<i>pA</i>) 766.53 784.76

Claims (3)

1.一种基于FDSOI器件背栅结构的静态随机存取存储器，其特征在于，该存储器包括：
第一上拉晶体管PPU1、第二上拉晶体管PPU2、第一传输晶体管NPG1、第二传输晶体管NPG2、第一下拉晶体管NPD1及第二下拉晶体管NPD2，所述第一上拉晶体管PPU1、第二上拉晶体管PPU2、第一传输晶体管NPG1、第二传输晶体管NPG2、第一下拉晶体管NPD1及第二下拉晶体管NPD2为FDSOI器件；所述第一上拉晶体管PPU1与第一下拉晶体管NPD1构成第一反相器，第二上拉晶体管PPU2与第二下拉晶体管NPD2构成第二反相器；
所述第一反相器的输出端形成第一存储节点Q，所述第二反相器的输出端形成第二存储节点QB，所述第一反相器与所述第二反相器交叉耦合；其中：
所述第一传输晶体管NPG1的源端与所述第一存储节点Q连接、漏端与第一位线BL连接，前栅和背栅与字线WL相连；所述第二传输晶体管NPG2的源端与所述第二存储节点QB连接、漏端与第二位线BLB连接，前栅和背栅与字线WL相连；
所述第一上拉晶体管PPU1的前栅与第二存储节点QB连接，背栅与字线WL相连；
所述第一下拉晶体管NPD1的前栅与第二存储节点QB连接，背栅与字线WL相连；
所述第二上拉晶体管PPU2的前栅与第一存储节点Q连接，背栅与字线WL相连；
所述第二下拉晶体管NPD2的前栅与第一存储节点Q连接，背栅与字线WL相连。
2.如权利要求1所述的静态随机存取存储器，其特征在于，所述存储器的数据写入包括如下步骤：
步骤一：写入数据“0”或“1”时，位线BL置为低电平或高电平，位线BLB置为高电平或低电平，第一传输晶体管NPG1和第二传输晶体管NPG2的源漏两侧都存在电势差；
步骤二：电流自第一上拉晶体管PPU1或第二上拉晶体管PPU2的源极流向所述第一传输晶体管NPG1或第二传输晶体管NPG2及第一位线BL或第二位线BLB；
步骤三：第一存储节点Q变为低电平或高电平，第二存储节点QB变为高电平或低电平。
3.如权利要求1所述的静态随机存取存储器，其特征在于，所述存储器的数据读取包括如下步骤：
步骤一：第一位线BL和第二位线BLB置为高电平；当第一存储节点Q为低电平或高电平、第二存储节点QB为高电平或低电平时，第二传输晶体管NPG2或第一传输晶体管NPG1的源漏极两侧没有电势差；
步骤二：电流自所述第一位线BL或所述第二位线BLB从所述第一传输晶体管NPG1或所述第二传输晶体管NPG2的源极流向所述第一传输晶体管NPG1或所述第二传输晶体管NPG2和第一下拉晶体管或第二下拉晶体管；
步骤三：所述第一位线BL或所述第二位线BLB变为低电平，所述第二位线BLB或所述第一位线BL保持高电平。
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