CN107369466A - 一种基于FinFET器件的三字线存储单元 - Google Patents

一种基于FinFET器件的三字线存储单元 Download PDF

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Abstract

本发明公开了一种基于FinFET器件的三字线存储单元，包括位线、写位线、写字线、读/写字线、反相读/写字线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管和第六FinFET管，第一FinFET管和第二FinFET管分别为低阈值P型FinFET管，第三FinFET管为高阈值N型FinFET管；第四FinFET管、第五FinFET管和第六FinFET管分别为低阈值N型FinFET管；优点是在不影响电路性能的情况下，延时、功耗和功耗延时积均较小，读操作时不会破坏存储点存储的数据值，存储结果稳定，电路功能稳定。

Description

一种基于FinFET器件的三字线存储单元
技术领域
本发明涉及一种存储单元，尤其是涉及一种基于FinFET器件的三字线存储单元。
背景技术
随着工艺尺寸进入纳米级，功耗成为集成电路设计者不得不关注的问题。在大部分的数字系统中存储器的功耗占据总电路功耗的比例越来越大。静态随机存取存储器(SRAM，Static Random Access Memory)，在存储器中是一个重要的组成部分，因而设计高稳定性低功耗SRAM具有重要的研究意义。静态随机存取存储器主要由存储阵列及其他外围电路构成，而存储阵列由存储单元构成，存储单元是静态随机存取存储器的核心，存储单元的性能直接决定静态随机存取存储器的性能。
随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的CMOS晶体管尺寸降低的空间极度缩小。当普通CMOS晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式金氧半导体(CMOS)晶体管为一种新型的3D晶体管，FinFET管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。FinFET管具有功耗低，面积小的优点，逐渐成为接替普通CMOS器件，延续摩尔定律的优良器件之一。
传统的采用FinFET器件设计的存储单元为BSIMIMG工艺库中经典存储单元。BSIMIMG工艺库中经典存储单元的电路图如图1所示。该存储单元由六个FinFET管(M1、M2、M3、M4、M5和M6)组成，其中FinFET管M1和FinFET管M3构成一个反相器，FinFET管M2和FinFET管M4构成另一个反相器。该存储单元在读操作时可能破坏存储点存储的数据值，由此导致存储结果不稳定，电路功能不稳定；并且，由FINFET管M3和FINFET管M4构成的下拉网络在存储单元处于保持状态时有两条漏电流的路径，所以漏电流较大，从而导致漏功耗较大，同时延时也较大，这均不利于快速稳定存取数据。
鉴此，设计一种在不影响电路性能的情况下，延时、功耗和功耗延时积均较小，读操作时不会破坏存储点存储的数据值，存储结果稳定，电路功能稳定的基于FinFET器件的三字线存储单元具有重要意义。
发明内容
本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，延时、功耗和功耗延时积均较小，读操作时不会破坏存储点存储的数据值，存储结果稳定，电路功能稳定的基于FinFET器件的三字线存储单元。
本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的三字线存储单元，包括位线、写位线、写字线、读/写字线、反相读/写字线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管和第六FinFET管，所述的第一FinFET管和所述的第二FinFET管分别为低阈值P型FinFET管，所述的第三FinFET管为高阈值N型FinFET管；所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管分别为低阈值N型FinFET管；所述的第一FinFET管的源极、所述的第一FinFET管的背栅、所述的第二FinFET管的源极和所述的第二FinFET管的背栅连接且其连接端为所述的三字线存储单元的电源端，所述的三字线存储单元的电源端用于接入外部电源；所述的第一FinFET管的前栅、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅、所述的第四FinFET管的漏极、所述的第五FinFET管的漏极和所述的第五FinFET管的背栅连接且其连接端为所述的三字线存储单元的反相输出端，所述的第一FinFET管的漏极、所述的第二FinFET管的前栅、所述的第三FinFET管的漏极、所述的第四FinFET管的前栅、所述的第六FinFET管的漏极和所述的第六FinFET管的背栅连接且其连接端为所述的三字线存储单元的输出端，所述的第三FinFET管的源极、所述的第四FinFET管的源极和所述的第四FinFET管的背栅连接且其连接端为所述的三字线存储单元的接地端，所述的三字线存储单元的接地端用于接地，所述的第三FinFET管的背栅和所述的反相读/写字线连接；所述的第五FinFET管的源极和所述的位线连接；所述的第五FinFET管的前栅和所述的读/写字线连接；所述的第六FinFET管的前栅和所述的写字线连接，所述的第六FinFET管的源极和所述的写位线连接。
所述的第一FinFET管的鳍的数量为2，所述的第二FinFET管的鳍的数量为2，所述的第三FinFET管的鳍的数量为1，所述的第四FinFET管的鳍的数量为1，所述的第五FinFET管的鳍的数量为1，所述的第六FinFET管的鳍的数量为1。
所述的第一FinFET管的阈值电压为0.3v，所述的第二FinFET管的阈值电压为0.3v，所述的第三FinFET管的阈值电压为0.6v，所述的第四FinFET管的阈值电压为0.3v，所述的第五FinFET管的阈值电压为0.3v，所述的第六FinFET管均的阈值电压为0.3v。
与现有技术相比，本发明的优点在于通过位线、写位线、写字线、读/写字线、反相读/写字线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管和第六FinFET管，构建基于FinFET器件的三字线存储单元，第一FinFET管和第二FinFET管分别为低阈值P型FinFET管，第三FinFET管为高阈值N型FinFET管；第四FinFET管、第五FinFET管和第六FinFET管分别为低阈值N型FinFET管，在写操作时，读/写字线WL为高电平，第五FinFET管和第六FinFET管导通，位线BL和写位线WBL进行写操作，位线BL和写位线WBL分别为低电平或高电平，从而写入数据，在读操作时，读/写字线WL为高电平，反相读/写字线/WL为低电平，第三FinFET管作为分栅管用于保证读操作的稳定性，当读操作时第三FinFET管的背栅所接的反相读/写字线/WL为低电平，第三FinFET管并不能导通，此时输出端Q的数据不会被破坏，从而存储单元避免了写噪声容限问题，本发明的基于FinFET器件的三字线存储单元中，第一FinFET管和第二FinFET管的背栅接电源，第四FinFET管的背栅接地，由此降低电路功耗，第三FinFET管为高阈值FinFET管,ZAI保证电路功能正确且消除读操作噪声容限问题,第五FinFET管和第六FinFET管均为低阈值FinFET管且两者均为动态调整模式，保证电路读取速度，由此，本发明的基于FinFET器件的三字线存储单元在不影响电路性能的情况下，延时、功耗和功耗延时积均较小，且解决了读操作破坏问题，读操作时不会破坏存储点存储的数据值，存储结果稳定，电路功能稳定；
当第一FinFET管的阈值电压为0.3v，第二FinFET管的阈值电压为0.3v，第三FinFET管的阈值电压为0.6v，第四FinFET管的阈值电压为0.3v，第五FinFET管的阈值电压为0.3v，第六FinFET管均的阈值电压为0.3v时，在保证FinFET管运行速度快的基础上，使功耗较低。
附图说明
图1为BSIMIMG工艺库中经典存储单元的电路图；
图2为本发明的基于FinFET器件的三字线存储单元的电路图；
图3为标准电压(1v)下，本发明的基于FinFET器件的三字线存储单元在BSIMIMG标准工艺下的仿真波形图；
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图2所示，一种基于FinFET器件的三字线存储单元，包括位线BL、写位线WBL、写字线WWL、读/写字线WL、反相读/写字线/WL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5和第六FinFET管B6，第一FinFET管B1和第二FinFET管B2分别为低阈值P型FinFET管，第三FinFET管B3为高阈值N型FinFET管；第四FinFET管B4、第五FinFET管B5和第六FinFET管B6分别为低阈值N型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第二FinFET管B2的源极和第二FinFET管B2的背栅连接且其连接端为三字线存储单元的电源端，三字线存储单元的电源端用于接入外部电源VDD；第一FinFET管B1的前栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的漏极、第五FinFET管B5的漏极和第五FinFET管B5的背栅连接且其连接端为三字线存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的前栅、第六FinFET管B6的漏极和第六FinFET管B6的背栅连接且其连接端为三字线存储单元的输出端，第三FinFET管B3的源极、第四FinFET管B4的源极和第四FinFET管B4的背栅连接且其连接端为三字线存储单元的接地端，三字线存储单元的接地端用于接地，第三FinFET管B3的背栅和反相读/写字线/WL连接；第五FinFET管B5的源极和位线BL连接；第五FinFET管B5的前栅和读/写字线WL连接；第六FinFET管B6的前栅和写字线WWL连接，第六FinFET管B6的源极和写位线WBL连接。
实施例二：如图2所示，一种基于FinFET器件的三字线存储单元，包括位线BL、写位线WBL、写字线WWL、读/写字线WL、反相读/写字线/WL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5和第六FinFET管B6，第一FinFET管B1和第二FinFET管B2分别为低阈值P型FinFET管，第三FinFET管B3为高阈值N型FinFET管；第四FinFET管B4、第五FinFET管B5和第六FinFET管B6分别为低阈值N型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第二FinFET管B2的源极和第二FinFET管B2的背栅连接且其连接端为三字线存储单元的电源端，三字线存储单元的电源端用于接入外部电源VDD；第一FinFET管B1的前栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的漏极、第五FinFET管B5的漏极和第五FinFET管B5的背栅连接且其连接端为三字线存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的前栅、第六FinFET管B6的漏极和第六FinFET管B6的背栅连接且其连接端为三字线存储单元的输出端，第三FinFET管B3的源极、第四FinFET管B4的源极和第四FinFET管B4的背栅连接且其连接端为三字线存储单元的接地端，三字线存储单元的接地端用于接地，第三FinFET管B3的背栅和反相读/写字线/WL连接；第五FinFET管B5的源极和位线BL连接；第五FinFET管B5的前栅和读/写字线WL连接；第六FinFET管B6的前栅和写字线WWL连接，第六FinFET管B6的源极和写位线WBL连接。
本实施例中，第一FinFET管B1的鳍的数量为2，第二FinFET管B2的鳍的数量为2，第三FinFET管B3的鳍的数量为1，第四FinFET管B4的鳍的数量为1，第五FinFET管B5的鳍的数量为1，第六FinFET管B6的鳍的数量为1。
实施例三：如图2所示，一种基于FinFET器件的三字线存储单元，包括位线BL、写位线WBL、写字线WWL、读/写字线WL、反相读/写字线/WL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5和第六FinFET管B6，第一FinFET管B1和第二FinFET管B2分别为低阈值P型FinFET管，第三FinFET管B3为高阈值N型FinFET管；第四FinFET管B4、第五FinFET管B5和第六FinFET管B6分别为低阈值N型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第二FinFET管B2的源极和第二FinFET管B2的背栅连接且其连接端为三字线存储单元的电源端，三字线存储单元的电源端用于接入外部电源VDD；第一FinFET管B1的前栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的漏极、第五FinFET管B5的漏极和第五FinFET管B5的背栅连接且其连接端为三字线存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的前栅、第六FinFET管B6的漏极和第六FinFET管B6的背栅连接且其连接端为三字线存储单元的输出端，第三FinFET管B3的源极、第四FinFET管B4的源极和第四FinFET管B4的背栅连接且其连接端为三字线存储单元的接地端，三字线存储单元的接地端用于接地，第三FinFET管B3的背栅和反相读/写字线/WL连接；第五FinFET管B5的源极和位线BL连接；第五FinFET管B5的前栅和读/写字线WL连接；第六FinFET管B6的前栅和写字线WWL连接，第六FinFET管B6的源极和写位线WBL连接。
本实施例中，第一FinFET管B1的阈值电压为0.3v，第二FinFET管B2的阈值电压为0.3v，第三FinFET管B3的阈值电压为0.6v，第四FinFET管B4的阈值电压为0.3v，第五FinFET管B5的阈值电压为0.3v，第六FinFET管B6均的阈值电压为0.3v。
实施例四：如图2所示，一种基于FinFET器件的三字线存储单元，包括位线BL、写位线WBL、写字线WWL、读/写字线WL、反相读/写字线/WL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5和第六FinFET管B6，第一FinFET管B1和第二FinFET管B2分别为低阈值P型FinFET管，第三FinFET管B3为高阈值N型FinFET管；第四FinFET管B4、第五FinFET管B5和第六FinFET管B6分别为低阈值N型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第二FinFET管B2的源极和第二FinFET管B2的背栅连接且其连接端为三字线存储单元的电源端，三字线存储单元的电源端用于接入外部电源VDD；第一FinFET管B1的前栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的漏极、第五FinFET管B5的漏极和第五FinFET管B5的背栅连接且其连接端为三字线存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的前栅、第六FinFET管B6的漏极和第六FinFET管B6的背栅连接且其连接端为三字线存储单元的输出端，第三FinFET管B3的源极、第四FinFET管B4的源极和第四FinFET管B4的背栅连接且其连接端为三字线存储单元的接地端，三字线存储单元的接地端用于接地，第三FinFET管B3的背栅和反相读/写字线/WL连接；第五FinFET管B5的源极和位线BL连接；第五FinFET管B5的前栅和读/写字线WL连接；第六FinFET管B6的前栅和写字线WWL连接，第六FinFET管B6的源极和写位线WBL连接。
本实施例中，第一FinFET管B1的鳍的数量为2，第二FinFET管B2的鳍的数量为2，第三FinFET管B3的鳍的数量为1，第四FinFET管B4的鳍的数量为1，第五FinFET管B5的鳍的数量为1，第六FinFET管B6的鳍的数量为1。
本实施例中，第一FinFET管B1的阈值电压为0.3v，第二FinFET管B2的阈值电压为0.3v，第三FinFET管B3的阈值电压为0.6v，第四FinFET管B4的阈值电压为0.3v，第五FinFET管B5的阈值电压为0.3v，第六FinFET管B6均的阈值电压为0.3v。
为了验证本发明的基于FinFET器件的三字线存储单元的优益性，在BSIMIMG标准工艺下，电路的输入频率为400MHz、800MHz、1GHz、2G的条件下，使用电路仿真工具HSPICE对本发明的基于FinFET器件的三字线存储单元和图1所示的BSIMIMG工艺库中经典存储单元这两种电路的性能进行仿真对比，其中，BSIMIMG工艺库对应的电源电压为1V。同时对比读操作噪声容限。标准电压(1v)下，本发明的基于FinFET器件的三字线存储单元基于BSIMIMG标准工艺仿真波形图如图3所示，分析图3可知，本发明的基于FinFET器件的三字线存储单元具有正确的工作逻辑。
表1为在BSIMIMG标准工艺下，输入频率为400MHz时，本发明的基于FinFET器件的三字线存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
表1
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 6 15.40 36.15 0.56
经典存储单元 6 18.25 38.92 0.71
从表1中可以得出：本发明的基于FinFET器件的三字线存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了15.56％，平均总功耗降低了7.12％，功耗延时积降低了21.13％。
表2为在BSIMIMG标准工艺下，输入频率为800MHz时，本发明的基于FinFET器件的三字线存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
表2
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 6 15.40 47.33 0.729
经典存储单元 6 18.25 51.13 0.933
从表2中可以得出：本发明的基于FinFET器件的三字线存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了15.56％，平均总功耗降低了7.4％，功耗延时积降低了21.86％。
表3为在BSIMIMG标准工艺下，输入频率为1G Hz时，本发明的基于FinFET器件的三值线存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
表3
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 6 15.40 51.77 0.797
经典存储单元 6 18.25 57.24 1.045
从表3中可以得出：本发明的基于FinFET器件的三字线存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了15.62％，平均总功耗降低了9.5％，功耗延时积降低了23.73％。
表4为在BSIMIMG标准工艺下，输入频率为2G Hz时，本发明的基于FinFET器件的三字线存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
表4
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 6 15.40 73.56 1.133
经典存储单元 6 18.25 87.77 1.602
从表4中可以得出：本发明的基于FinFET器件的三字线存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了15.62％，平均总功耗降低了16.19％，功耗延时积降低了29.28％。
表5为在BSIMIMG标准工艺下，输入频率为2G Hz时，本发明的基于FinFET器件的三字线存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的读操作噪声容限比较数据。
表5
电路类型 晶体管数目 读噪声容限(mV)
本发明 6 237
经典存储单元 6 120
由上述的比较数据可见，在不影响电路性能的前提下，本发明的基于FinFET器件的三字线存储单元和图1所示的BSIMIMG工艺库中经典存储单元相比较，延时得到优化，运行速度得到了提高；电路的功耗和功耗延时积也得到了优化，并且解决了读操作破坏问题，读操作时不会破坏存储点存储的数据值，存储结果稳定，电路功能稳定。

Claims (3)

1.一种基于FinFET器件的三字线存储单元，其特征在于包括位线、写位线、写字线、读/写字线、反相读/写字线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管和第六FinFET管，所述的第一FinFET管和所述的第二FinFET管分别为低阈值P型FinFET管，所述的第三FinFET管为高阈值N型FinFET管；所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管分别为低阈值N型FinFET管；所述的第一FinFET管的源极、所述的第一FinFET管的背栅、所述的第二FinFET管的源极和所述的第二FinFET管的背栅连接且其连接端为所述的三字线存储单元的电源端，所述的三字线存储单元的电源端用于接入外部电源；所述的第一FinFET管的前栅、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅、所述的第四FinFET管的漏极、所述的第五FinFET管的漏极和所述的第五FinFET管的背栅连接且其连接端为所述的三字线存储单元的反相输出端，所述的第一FinFET管的漏极、所述的第二FinFET管的前栅、所述的第三FinFET管的漏极、所述的第四FinFET管的前栅、所述的第六FinFET管的漏极和所述的第六FinFET管的背栅连接且其连接端为所述的三字线存储单元的输出端，所述的第三FinFET管的源极、所述的第四FinFET管的源极和所述的第四FinFET管的背栅连接且其连接端为所述的三字线存储单元的接地端，所述的三字线存储单元的接地端用于接地，所述的第三FinFET管的背栅和所述的反相读/写字线连接；所述的第五FinFET管的源极和所述的位线连接；所述的第五FinFET管的前栅和所述的读/写字线连接；所述的第六FinFET管的前栅和所述的写字线连接，所述的第六FinFET管的源极和所述的写位线连接。
2.根据权利要求1所述的一种基于FinFET器件的三字线存储单元，其特征在于所述的第一FinFET管的鳍的数量为2，所述的第二FinFET管的鳍的数量为2，所述的第三FinFET管的鳍的数量为1，所述的第四FinFET管的鳍的数量为1，所述的第五FinFET管的鳍的数量为1，所述的第六FinFET管的鳍的数量为1。
3.根据权利要求1或2所述的一种基于FinFET器件的三字线存储单元，其特征在于所述的第一FinFET管的阈值电压为0.3v，所述的第二FinFET管的阈值电压为0.3v，所述的第三FinFET管的阈值电压为0.6v，所述的第四FinFET管的阈值电压为0.3v，所述的第五FinFET管的阈值电压为0.3v，所述的第六FinFET管均的阈值电压为0.3v。
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