CN105355232A - 静态随机存储器 - Google Patents

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Abstract

本发明公开了一种静态随机存储器。其中，该静态随机存储器包括：第一反相器和第二反相器，第一反相器的输出端连接至第二反相器的输入端，第一反相器的输入端连接至第二反相器的输出端；第一NMOS晶体管，分别与第一反相器的输入端、第二反相器的输出端、写字线和写位线连接，用于控制写信号的选通；第二NMOS晶体管，分别与第一反相器的输出端、第二反相器的输入端、读字线和内线连接，用于控制读信号的选通。本发明解决了现有技术中的基于6T单元的SRAM的读静态噪声容限较低的技术问题，达到了提高基于6T单元的SRAM的读静态噪声容限的技术效果。

Description

静态随机存储器
技术领域
本发明涉及半导体领域，具体而言，涉及一种静态随机存储器。
背景技术
目前，如图1所示，现有技术中静态存储器往往无法明确区分控制读与写的操作，此外，在一定的静态噪声容限的前提下，现有的技术需要多个晶体管组合实现，这样不仅影响读与写的速率，而且提高成本。
针对上述的问题，目前尚未提出有效的解决方案。
发明内容
本发明实施例提供了一种静态随机存储器，以至少解决现有技术中的基于6T单元的SRAM的读静态噪声容限较低的技术问题。
根据本发明实施例的一个方面，提供了一种静态随机存储器，包括：多个单元，其中，每个单元包括：第一反相器和第二反相器，第一反相器的输出端连接至第二反相器的输入端，第一反相器的输入端连接至第二反相器的输出端；第一NMOS晶体管，分别与第一反相器的输入端、第二反相器的输出端、写字线和写位线连接，用于控制写信号的选通；第二NMOS晶体管，分别与第一反相器的输出端、第二反相器的输入端、读字线和内线连接，用于控制读信号的选通。
可选地，第一反相器包括第一PMOS晶体管和第三NMOS晶体管；第二反相器包括第二PMOS晶体管和第四NMOS晶体管；其中，第一PMOS晶体管和第二PMOS晶体管均被上拉至与电源端连接；第三NMOS晶体管和第四NMOS晶体管均被下拉至与接地端连接。
可选地，第一NMOS晶体管的栅极与写字线连接，第一NMOS晶体管的漏极与写位线连接，第一NMOS晶体管的源极与第一PMOS晶体管的漏极、第三NMOS晶体管的漏极、第二PMOS晶体管的栅极和第四NMOS晶体管的栅极连接。
可选地，第二NMOS晶体管的栅极与读字线连接，第二NMOS晶体管的漏极与内线连接，第二NMOS晶体管的源极与第一PMOS晶体管的栅极、第三NMOS晶体管的栅极、第二PMOS晶体管的漏极和第四NMOS晶体管的漏极连接。
可选地，第三NMOS晶体管和第四NMOS晶体管的宽度可与第一NMOS晶体管的宽度相同。
可选地，第三NMOS晶体管和第四NMOS晶体管的宽度可与第二NMOS晶体管的宽度相同。
可选地，第一PMOS晶体管的源极和第二PMOS晶体管的源极均连接至电源端，第一PMOS晶体管的栅极与第三NMOS晶体管的栅极连接，第二PMOS晶体管的栅极与四NMOS晶体管的栅极连接，第三NMOS晶体管的源极和第四NMOS晶体管的源极均连接至接地端。
可选地，多个单元中的第i个单元中的第一NMOS晶体管的栅极连接至第i条写字线，第i个单元中的第一NMOS晶体管的漏极连接至第j条写位线；第i个单元中的第二NMOS晶体管的栅极连接至第i条读字线，第i个单元中的第二NMOS晶体管的漏极连接至第j条内线。
可选地，第j条内线通过第五NMOS晶体管连接至第j条读位线，其中，第五NMOS晶体管用于控制一列单元的读信号的选通。
可选地，第j条内线与第五NMOS晶体管的栅极连接，第五NMOS晶体管的漏极与第j条读位线连接，第五NMOS晶体管的源极接地或接高电位。
在本发明实施例中，采用分别控制读写信号的选通的方式，通过六个晶体管的组合控制，达到了分别控制静态存储器的读写操作的目的，从而实现了提高基于6T单元的SRAM的读静态噪声容限的技术效果，进而解决了现有技术中的基于6T单元的SRAM的读静态噪声容限较低的技术问题。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据现有技术的一种静态存储器的电路示意图；
图2是根据本发明实施例的一种可选的静态存储器的列电路示意图；
图3是根据本发明实施例的一种可选的静态存储器的单元电路示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
实施例1
根据本发明实施例，提供了一种静态随机存储器，如图2所示，在本实施例中的静态存储器包括：
1)第一反相器202，可选地，第一反相器202可以包括但不限于：第一PMOS晶体管和第三NMOS晶体管。例如，通过控制第一反相器202中的第一PMOS晶体管和第三NMOS晶体管的电压，实现对静态存储器的控制。
2)第二反相器204，第一反相器202的输出端连接至第二反相器204的输入端，第一反相器202的输入端连接至第二反相器204的输出端；
可选地，第二反相器204包括第二PMOS晶体管和第四NMOS晶体管。例如，通过控制第二反相器204中的第二PMOS晶体管和第四NMOS晶体管的电压，实现对静态存储器的控制。
可选地，第一PMOS晶体管和第二PMOS晶体管均被上拉至与电源端连接；第三NMOS晶体管和第四NMOS晶体管均被下拉至与接地端连接。
3)第一NMOS晶体管206，分别与第一反相器202的输入端、第二反相器204的输出端、写字线和写位线连接，用于控制写信号的选通；
例如，结合图2所示，第一NMOS晶体管206的G极(gate，栅极)与写字线(WWL，WriteWordLine)连接，D极(drain，漏极)与写位线(WBL，WriteBitLine)连接，第一反相器202的输入端与第二反相器204的输出端与S极(source，源极)连接，上述电路共同构成了对静态存储器的选通写信号的控制电路。
4)第二NMOS晶体管208，分别与第一反相器202的输出端、第二反相器204的输入端、读字线和内线连接，用于控制读信号的选通。
例如，结合图2所示，第二NMOS晶体管208的G极(gate，栅极)与读字线(RWL，ReadWordLine)连接，D极(drain，漏极)与内线(IL，Inter-Line)连接，第一反相器202的输出端与第二反相器204的输入端与S极(source，源极)连接，上述电路共同构成了对静态存储器的选通读信号的控制电路。
通过本申请提供的实施例，利用第一反相器、第二反相器及相关的PMOS晶体管和NMOS晶体管分别实现对静态存储器读写信号选通的控制，并提高基于6T单元的SRAM的读静态噪声容限
可选地，第一反相器包括第一PMOS晶体管和第三NMOS晶体管；第二反相器包括第二PMOS晶体管和第四NMOS晶体管；
可选地，第一PMOS晶体管和第二PMOS晶体管均被上拉至与电源端连接；第三NMOS晶体管和第四NMOS晶体管均被下拉至与接地端连接。
例如，如图3所示，第一PMOS晶体管302的S极(source，源极)与第二PMOS晶体管304的S极(source，源极)均被上拉至与电源端连接，第三NMOS晶体管306的S极(source，源极)和第四NMOS晶体管308的S极(source，源极)均被下拉至与接地端连接。
可选地，第一NMOS晶体管的栅极与写字线连接，第一NMOS晶体管的漏极与写位线连接，第一NMOS晶体管的源极与第一PMOS晶体管的漏极、第三NMOS晶体管的漏极、第二PMOS晶体管的栅极和第四NMOS晶体管的栅极连接。
例如，结合图2-图3所示，第一NMOS晶体管206的G极(gate，栅极)与第1写字线(WWL0，WriteWordLine)连接，D极(drain，漏极)与第1写位线(WBL0，WriteBitLine)连接，S极(source，源极)与第一反相器202中的第一PMOS晶体管302的D极(drain，漏极)、第三NMOS晶体管306的D极(drain，漏极)，及第二反相器204中的第二PMOS晶体管304的G极(gate，栅极)和第四NMOS晶体管308的G极(gate，栅极)连接，上述电路共同构成了对静态存储器的选通写信号的控制电路，其中，由写字线(WWL，WriteWordLine)控制写通门(WPG，WritePassGate)实现对静态存储器的写操作。
可选地，第二NMOS晶体管的栅极与读字线连接，第二NMOS晶体管的漏极与内线连接，第二NMOS晶体管的源极与第一PMOS晶体管的栅极、第三NMOS晶体管的栅极、第二PMOS晶体管的漏极和第四NMOS晶体管的漏极连接。
例如，结合图2-图3所示，第二NMOS晶体管208的G极(gate，栅极)与第1条读字线RWL0连接，D极(drain，漏极)与第1内线IL0连接，第二NMOS晶体管208的S极(source，源极)与第一反相器202中的第一PMOS晶体管302的G极(gate，栅极)、第三NMOS晶体管306的G极(gate，栅极)、及第二反相器204中的第二PMOS晶体管304的D极(drain，漏极)和第四NMOS晶体管308的D极(drain，漏极)连接，上述电路共同构成了对静态存储器的选通读信号的控制电路，其中，由读字线(RWL，ReadWordLine)控制读通门(RPG，ReadPassGate)与选通门(RPD，ReadPullDown)实现对读信号的选通控制。
通过本申请提供的实施例，通过控制第一NMOS晶体管及第二NMOS晶体管与第一PMOS晶体管、第三NMOS晶体管、第二PMOS晶体管和第四NMOS晶体管的六个晶体管的连接，实现对静态存储器如何选通读写信号的控制。
可选地，第三NMOS晶体管和第四NMOS晶体管的宽度可与第一NMOS晶体管的宽度相同。
可选地，第三NMOS晶体管和第四NMOS晶体管的宽度可与第二NMOS晶体管的宽度相同。
通过本申请提供的实施例，第三NMOS晶体管和第四NMOS晶体管的宽度可与第一NMOS晶体管相同，第三NMOS晶体管和第四NMOS晶体管的宽度可与第二NMOS晶体管相同，从晶体管的微观构造上做进一步改进，实现在相同的读静态噪声容限的条件下，可以减少晶体管的个数，也就是说，提高基于6T单元的SRAM的读静态噪声容限。
可选地，第一PMOS晶体管的源极和第二PMOS晶体管的源极均连接至电源端，第一PMOS晶体管的栅极与第三NMOS晶体管的栅极连接，第二PMOS晶体管的栅极与第四NMOS晶体管的栅极连接，第三NMOS晶体管的源极和第四NMOS晶体管的源极均连接至接地端。
可选地，多个单元中的第i个单元中的第一NMOS晶体管的栅极连接至第i条写字线，第i个单元中的第一NMOS晶体管的漏极连接至第j条写位线；第i个单元中的第二NMOS晶体管的栅极连接至第i条读字线，第i个单元中的第二NMOS晶体管的漏极连接至第j条内线。
可选地，在本市实施例中的静态存储器包括多个单元。可选地，在本实施例中的i与j可以为但不限于：0至n-1的n个数值中的任意一个。
例如，如图2所示，包括第1个单元至第n-1个单元，其中在第1个单元中，第一NMOS晶体管206的G极(gate，栅极)连接至第1条写字线WWL0，第1个单元中的第一NMOS晶体管206的D极(drain，漏极)连接至第1条写位线WBL0；第1个单元中的第二NMOS晶体管208的G极(gate，栅极)连接至第1条读字线RWL0，第1个单元中的第二NMOS晶体管的D极(drain，漏极)连接至第1条内线IL0。
可选地，第j条内线通过第五NMOS晶体管连接至第j条读位线，其中，第五NMOS晶体管用于控制一列单元的读信号的选通。
例如，如图2所示，第1条内线IL0通过第五NMOS晶体管210连接至第1条读位线RBL0，控制选通门RPD(ReadPullDown)实现对第一列单元的读信号的选通。
可选地，第j条内线与第五NMOS晶体管的栅极连接，第五NMOS晶体管的漏极与第j条读位线连接，第五NMOS晶体管的源极接地(读状态)或接高电位(非读状态)。
例如，如图2所示，第1条内线IL0通过第五NMOS晶体管210的G极(gate，栅极)连接，第五NMOS晶体管210的D极(drain，漏极)与第1条读位线(RBL0)连接，第五NMOS晶体管210的S极(source，源极)接地为读状态，或接高电位则为非读状态。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种静态随机存储器，其特征在于，包括：多个单元，其中，每个所述单元包括：
第一反相器和第二反相器，所述第一反相器的输出端连接至所述第二反相器的输入端，所述第一反相器的输入端连接至所述第二反相器的输出端；
第一NMOS晶体管，分别与所述第一反相器的输入端、所述第二反相器的输出端、写字线和写位线连接，用于控制写信号的选通；
第二NMOS晶体管，分别与所述第一反相器的输出端、所述第二反相器的输入端、读字线和内线连接，用于控制读信号的选通。
2.根据权利要求1所述的静态随机存储器，其特征在于，
所述第一反相器包括第一PMOS晶体管和第三NMOS晶体管；
所述第二反相器包括第二PMOS晶体管和第四NMOS晶体管；
其中，所述第一PMOS晶体管和所述第二PMOS晶体管均被上拉至与电源端连接；
所述第三NMOS晶体管和第四NMOS晶体管均被下拉至与接地端连接。
3.根据权利要求2所述的静态随机存储器，其特征在于，所述第一NMOS晶体管的栅极与所述写字线连接，所述第一NMOS晶体管的漏极与所述写位线连接，所述第一NMOS晶体管的源极与所述第一PMOS晶体管的漏极、所述第三NMOS晶体管的漏极、所述第二PMOS晶体管的栅极和所述第四NMOS晶体管的栅极连接。
4.根据权利要求2所述的静态随机存储器，其特征在于，所述第二NMOS晶体管的栅极与所述读字线连接，所述第二NMOS晶体管的漏极与所述内线连接，所述第二NMOS晶体管的源极与所述第一PMOS晶体管的栅极、所述第三NMOS晶体管的栅极、所述第二PMOS晶体管的漏极和所述第四NMOS晶体管的漏极连接。
5.根据权利要求2所述的静态随机存储器，其特征在于，所述第三NMOS晶体管和第四NMOS晶体管的宽度可与所述第一NMOS晶体管的宽度相同。
6.根据权利要求2所述的静态随机存储器，其特征在于，所述第三NMOS晶体管和第四NMOS晶体管的宽度可与所述第二NMOS晶体管的宽度相同。
7.根据权利要求2所述的静态随机存储器，其特征在于，所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极均连接至所述电源端，所述第一PMOS晶体管的栅极与所述第三NMOS晶体管的栅极连接，所述第二PMOS晶体管的栅极与所述第四NMOS晶体管的栅极连接，所述第三NMOS晶体管的源极和第四NMOS晶体管的源极均连接至所述接地端。
8.根据权利要求1至7中任一项所述的静态随机存储器，其特征在于，所述多个单元中的第i个单元中的第一NMOS晶体管的栅极连接至第i条所述写字线，所述第i个单元中的第一NMOS晶体管的漏极连接至第j条所述写位线；所述第i个单元中的第二NMOS晶体管的栅极连接至第i条读字线，所述第i个单元中的第二NMOS晶体管的漏极连接至第j条所述内线。
9.根据权利要求8所述的静态随机存储器，其特征在于，所述第j条所述内线通过第五NMOS晶体管连接至第j条读位线，其中，所述第五NMOS晶体管用于控制一列所述单元的读信号的选通。
10.根据权利要求9所述的静态随机存储器，其特征在于，所述第j条所述内线与所述第五NMOS晶体管的栅极连接，所述第五NMOS晶体管的漏极与所述第j条读位线连接，所述第五NMOS晶体管的源极接地或接高电位。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107123440A (zh) * 2017-04-27 2017-09-01 苏州无离信息技术有限公司 一种新型9tsram单元电路系统
CN107369466A (zh) * 2017-06-19 2017-11-21 宁波大学 一种基于FinFET器件的三字线存储单元

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202137499A (zh) * 2020-03-17 2021-10-01 聯華電子股份有限公司 半導體元件及其製作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1199229A (zh) * 1997-03-31 1998-11-18 精工爱普生株式会社 含有选择性预充电电路的低功率存储器
CN101079425A (zh) * 2006-05-25 2007-11-28 台湾积体电路制造股份有限公司 存储装置
CN102592660A (zh) * 2012-02-17 2012-07-18 安徽大学 一种单端操作的亚阈值存储单元电路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05151778A (ja) * 1991-06-05 1993-06-18 Mitsubishi Electric Corp スタテイツクランダムアクセスメモリおよびその制御方法
JPH05266654A (ja) * 1992-03-17 1993-10-15 Mitsubishi Electric Corp マルチポートメモリ装置
KR100421040B1 (ko) * 2001-05-07 2004-03-03 삼성전자주식회사 제어할 수 있는 가상 공급 전원을 이용하여 소비전력 및데이터출력시간이 감소된 반도체 메모리 셀
US7345909B2 (en) * 2003-09-24 2008-03-18 Yen-Jen Chang Low-power SRAM memory cell
WO2006073060A1 (ja) * 2004-12-16 2006-07-13 Nec Corporation 半導体記憶装置
US20090046503A1 (en) * 2007-08-17 2009-02-19 Wing Kin Luk Enhanced Gated Diode Memory Cells
TWI419160B (zh) * 2009-01-07 2013-12-11 Univ Nat Chiao Tung 靜態隨機存取記憶體裝置
US8441829B2 (en) * 2009-06-12 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Stable SRAM cell
JP5306084B2 (ja) * 2009-07-10 2013-10-02 株式会社東芝 半導体記憶装置
US8654568B2 (en) * 2009-08-24 2014-02-18 Texas Instruments Incorporated 10T SRAM cell with near dual port functionality
US8693235B2 (en) * 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
FR2986652A1 (fr) * 2012-02-03 2013-08-09 St Microelectronics Sa Memoire volatile a consommation reduite et capacite de stockage amelioree
US9349436B2 (en) * 2012-03-06 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
US9564211B2 (en) * 2014-06-27 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory chip and layout design for manufacturing same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1199229A (zh) * 1997-03-31 1998-11-18 精工爱普生株式会社 含有选择性预充电电路的低功率存储器
CN101079425A (zh) * 2006-05-25 2007-11-28 台湾积体电路制造股份有限公司 存储装置
CN102592660A (zh) * 2012-02-17 2012-07-18 安徽大学 一种单端操作的亚阈值存储单元电路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107123440A (zh) * 2017-04-27 2017-09-01 苏州无离信息技术有限公司 一种新型9tsram单元电路系统
CN107369466A (zh) * 2017-06-19 2017-11-21 宁波大学 一种基于FinFET器件的三字线存储单元
CN107369466B (zh) * 2017-06-19 2019-09-10 宁波大学 一种基于FinFET器件的三字线存储单元

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