TWI419160B - 靜態隨機存取記憶體裝置 - Google Patents

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TWI419160B
TWI419160B TW098100288A TW98100288A TWI419160B TW I419160 B TWI419160 B TW I419160B TW 098100288 A TW098100288 A TW 098100288A TW 98100288 A TW98100288 A TW 98100288A TW I419160 B TWI419160 B TW I419160B
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Po Tsang Huang
Wei Hwang
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Description

靜態隨機存取記憶體裝置
本發明有關於一種靜態隨機存取記憶體單元裝置，特別是有關於一種雙門檻電壓雙阜次臨界靜態隨機存取記憶體單元裝置。
靜態隨機存取記憶體(Static Random Access Memory,SRAM)係屬於隨機存取記憶體(RAM)類的裝置。而靜態隨機存取記憶體是指該記憶體只要能保持通電的狀態，則便可以恆常地繼續保持其所儲存的資訊；相對之下，動態隨機存取記憶體(DRAM)所儲存的資料需要週期性地更新，且當電力供應停止時，其所儲存的資料便會消失，與在斷電後還能儲存資料的唯讀記憶體(Read-Only Memory，ROM)或快閃記憶體是完全不同的。
故於半導體記憶體裝置中，與前述的動態隨機存取記憶體(DRAM)裝置相比，靜態隨機存取記憶體(SRAM)裝置可提供功耗更低、運作速度更快之優點。因此，靜態隨機存取記憶體可廣泛用於電腦或其他可攜式裝置中之快取記憶體。
而傳統習知的靜態隨機存取記憶體(static random access memory,SRAM)常常包含一個字元線驅動器，用以接收一個來自一解碼器的字元選擇訊號。 字元線驅動器通常包含由具有較小通道長度以及較寬寬度的元件所構成的反相器。這些反相器被用以在寫程式以及讀取操作時，於字元線上調整電壓準位。反相器通常包含一對的P型金氧半(PMOS)電晶體以及N型金氧半(NMOS)電晶體，兩者串接於一個供應電壓以及一個互補供應電壓之間，用以相應一輸入訊號，產生一個反相的輸出訊號。而前述靜態隨機存取記憶體目前廣泛地應用於各種單晶片系統中。
惟各種單晶片系統雖可使用於許多特殊應用的領域，例如生醫電子等領域，但因其所使用的單晶片系統講求高可靠度、可以低電壓進行操作、低功耗、以及穩定度佳等高標準的要求；故目前業界中的靜態隨機存取記憶體的設計尚難符合上述要求。
故而，為因應技術之靜態隨機存取記憶體生產需求，尚需發展相關製造的製程技術，並節省製造人力與製造時間等成本，且能有效形成各式的靜態隨機存取記憶體，以達到節能減碳之目的。
本發明的目的在於提供一種靜態隨機存取記憶體單元裝置，以改善現有技術的缺失。
本發明提出的靜態隨機存取記憶體單元裝置，其包括第一反向器、第二反向器、存取電晶體以及讀取緩衝器，其低電壓可以操作至接近臨限電壓(Near Threshold Voltage)。第一反向器包括多個第一操作元件。第二反向器耦接第一反向器，且包括多個第二操作元件。存取電晶體分別耦接第一反向器與第二反向器。讀取緩衝器分別耦接第一反向器與第二反向器，其中該些第一操作元件與該些第二操作元件分別具有第一預設門檻電壓，存取電晶體具有第二預設門檻電壓，且第一預設門檻電壓高於第二預設門檻電壓。另，該些第一操作元件與該些第二操作元件為高門檻電壓操作元件，存取電晶體為低門檻電壓電晶體。
本發明所提供的靜態隨機存取記憶體單元裝置，適用於次臨界電壓。即便降低電壓使記憶體單元的穩定度下降，本發明所提供的靜態隨機存取記憶體單元在次臨界電壓仍舊能夠提供穩健的操作。
此外，本發明利用雙門檻電壓(Dual-Vt)的架構達成更高的穩定度。本發明並在用於資料儲存的反向器採用高門檻電壓元件(High-Vt device)以增強資料維持穩定度(Hold stability)，並同時具有減少漏電流(Leakage current)的情況。且因著資料存取節點(Data storage node)與位線(Bitline)的解耦，讀取穩定度有所提升。
本發明在寫入阜採用低門檻電壓元件(Low-Vt device)以增強寫入能力，故而本發明係為單端讀、單端寫的架構，減少多餘位線所造成的功率消耗。在寫入阜的設計上，使用讀取緩衝器(read buffer)以隔絕 寫入位線以及資料儲存反向器，藉以增強資料的讀取穩定度(read stability)。
為讓本發明的上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合附圖，作詳細說明如下。
第1圖所示為根據本發明一較佳實施例的靜態隨機存取記憶體單元裝置的電路圖。本實施例所提供之靜態隨機存取記憶體單元1包括第一反向器11、第二反向器12、讀取緩衝器13、存取電晶體(Access transistor)M1、讀取字線(Read wordline)14、寫入字線(Write wordline)15、寫入位線(Write bitline)16以及讀取位線(Read bitline)17。
本實施例所提供之靜態隨機存取記憶體單元裝置1採用單端讀取、單端寫入的架構而可達到減少位線數目，進而降低因著位線所造成的功率消耗。
上述第一反向器11還包括多個第一操作元件M2與M3，第二反向器12還包括多個第二操作元件M4與M5，讀取緩衝器13包括第三操作元件M7與第四操作元件M6。
在本實施例中，第一反向器11的輸出端耦接到第二反向器12的輸入端，第二反向器12的輸出端耦接到第一反向器11的輸入端，用以組成一鎖存器 (Latch)，以儲存資料。
上述第一反向器11的第一操作元件M2與第二反向器12的第二操作元件M4為上推(Pull up)元件，第一反向器11的第一操作元件M3與第二反向器12的第二操作元件M5為下拉(Pull down)元件。在本實施例中，作為上推元件的第一操作元件M2與第二操作元件M4為P型金氧半電晶體(pMOS)，作為下拉元件的第一操作元件M3與第二操作元件M5為N型金氧半電晶體(nMOS)。第一操作元件M2與第二操作元件M4之一端分別耦接至Vdd電源，第一操作元件M3與第二操作元件M5之一端分別耦接至Vcc電源。
上述存取電晶體M1分別耦接第一反向器11、第二反向器12、寫入字線15以及寫入位線16。在本實施例中，存取電晶體M1的操作是藉由寫入字線15上的信號來控制。在本實施例中，存取電晶體M1為nMOS。值得一提的是，上述第一操作元件M2,M3與第二操作元件M4,M5分別具有第一預設門檻電壓，存取電晶體M1具有第二預設門檻電壓，且第一預設門檻電壓高於第二預設門檻電壓。亦即，第一操作元件M2,M3與第二操作元件M4,M5為高門檻電壓元件，存取電晶體M1為低門檻電壓元件。
在本實施例中，在資料維持狀態下，將作為高門檻電壓元件的第一操作元件M2,M3與第二操作元件M4,M5應用於資料儲存之反向器，可增強資料維持穩 定度且使得所儲存資料較不容易因為雜訊而改變原有的值，使資料存取穩定度有所提升，並且同時減少漏電流的情況。
在本實施例中，在寫入狀態時，將低門檻電壓元件應用於存取電晶體M1，可以增強寫入能力，亦即可以緩和分壓效應(存取電晶體M1與第二操作元件M3分壓)所帶來的資料寫入問題，進而增強寫入能力。故而存取電晶體M1為低臨界電壓，目的為幫助寫入。
上述讀取緩衝器13用以執行一讀取操作。讀取緩衝器13分別耦接第一反向器11與、第二反向器12、讀取字線14以及讀取位線17。亦即，第三操作元件M7分別耦接第四操作元件M6、讀取字線14以及讀取位線17，第四操作元件M7分別耦接第三操作元件M7與第二反向器12。在本實施例中，讀取緩衝器13的操作是藉由讀取字線14上的信號來加以控制，故其低電壓可以操作至接近臨限電壓(Near Threshold Voltage)。而該讀取緩衝器可以隔絕鎖存器及讀取位線，避免於讀取時，讀取位線雜訊進入鎖存器中，藉以提高讀取時鎖存器的穩定度。
在本實施例中，第三操作元件M6與第四操作元件M7為N型金氧半電晶體，且第三操作元件M6與第四操作元件M7分別具有第三預設門檻電壓，且第三預設門檻電壓高於上述第二預設門檻電壓。亦即，在本實施例中，第三操作元件M6與第四操作元件M7為高門 檻電壓元件。故而前述之M2到M7為高臨界電壓，可作為降低功率及減少漏電流情況之使用。
本實施例所提供的靜態隨機存取記憶體單元1，其架構利用雙門檻電壓元件、資料存取節點Q與位線的解耦(Decouple)，使資料維持穩定度、讀取穩定度、寫入能力都有所提升，其中資料存取節點與位線的解耦，係指在讀取時間內，資料存取節點Q不受位線上的訊號干擾，進而增強讀取時的抗雜訊能力。
綜上所述，本實施例所提供的雙阜靜態隨機存取記憶體單元，適用於次臨界電壓。即便降低電壓使記憶體單元的穩定度下降，本發明在次臨界電壓仍舊能夠提供穩健的操作。而單端讀寫阜的架構能夠更進一步降低因為長位線(Long bitline)所造成的功率消耗，因此很適合應用於長時間工作的先進先出記憶體設計(Long term activation FIFO memory)。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
1‧‧‧靜態隨機存取記憶體單元
11‧‧‧第一反向器
12‧‧‧第二反向器
13‧‧‧讀取緩衝器
14‧‧‧讀取字線
15‧‧‧寫入字線
16‧‧‧寫入位線
17‧‧‧讀取位線
M1‧‧‧存取電晶體
M2,M3‧‧‧第一操作元件
M4,M5‧‧‧第二操作元件
M6‧‧‧第四操作元件
M7‧‧‧第三操作元件
Q‧‧‧資料存取節點
第1圖所示為根據本發明一實施例之靜態隨機存取記憶體單元置的電路圖。
1‧‧‧靜態隨機存取記憶體單元
11‧‧‧第一反向器
12‧‧‧第二反向器
13‧‧‧讀取緩衝器
14‧‧‧讀取字線
15‧‧‧寫入字線
16‧‧‧寫入位線
17‧‧‧讀取位線
M1‧‧‧存取電晶體
M2,M3‧‧‧第一操作元件
M4,M5‧‧‧第二操作元件
M6‧‧‧第四操作元件
M7‧‧‧第三操作元件
Q‧‧‧資料存取節點

Claims (1)

  1. 一種靜態隨機存取記憶體單元裝置，包含：一第一反向器，包括複數個第一操作元件；一第二反向器，耦接該第一反向器，包含複數個第二操作元件，其中該複數個第一操作元件與該複數個第二操作元件分別具有一第一預設門檻電壓；一讀取字線；一讀取位線；一寫入字線；一存取電晶體，該存取電晶體具有一第二預設門檻電壓，分別耦接該第一反向器與該第二反向器；一寫入位線，其中該存取電晶體分別耦接該寫入字線與該寫入位線；以及一讀取緩衝器，具有執行一讀取操作的功能，分別耦接該第一反向器與該第二反向器，該讀取字線與該讀取位線，其中該讀取緩衝器包括：一第三操作元件，具有一第三預設門檻電壓；以及一第四操作元件，具有該第三預設門檻電壓，該第三操作元件分別耦接該讀取字線與該讀取位線，該第四操作元件分別耦接該第二反向器與該第三操作元件，其中該第三操作元件與該第四操作元件為N型金氧半電晶體，其中該第一預設門檻電壓高於該第二預設門檻電 壓，該第三預設門檻電壓高於該第二預設門檻電壓。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI759244B (zh) * 2021-08-23 2022-03-21 國立陽明交通大學 具有低漏電流之記憶體單元

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI480871B (zh) * 2012-02-22 2015-04-11 Nat Univ Chung Hsing Static random access memory
CN102750978A (zh) * 2012-06-29 2012-10-24 南京理工大学常熟研究院有限公司 一种sram单元
US9189199B2 (en) 2012-12-06 2015-11-17 Nvidia Corporation Folded FIFO memory generator
US9336863B2 (en) * 2014-06-30 2016-05-10 Qualcomm Incorporated Dual write wordline memory cell
CN105355232B (zh) * 2014-08-19 2018-10-23 中芯国际集成电路制造(上海)有限公司 静态随机存储器
US10037400B2 (en) 2016-06-02 2018-07-31 Marvell World Trade Ltd. Integrated circuit manufacturing process for aligning threshold voltages of transistors
US20220189522A1 (en) * 2020-12-16 2022-06-16 Honeywell International Inc. Multi-access memory cell

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6307805B1 (en) * 2000-12-21 2001-10-23 International Business Machines Corporation High performance semiconductor memory device with low power consumption
TWI278862B (en) * 2003-07-01 2007-04-11 Zmos Technology Inc SRAM cell structure and circuits
TWI282551B (en) * 2003-07-17 2007-06-11 Univ Nat Sun Yat Sen Low-power high-speed SRAM
US20070279966A1 (en) * 2006-06-01 2007-12-06 Texas Instruments Incorporated 8T SRAM cell with higher voltage on the read WL
TWI298500B (zh) * 2002-11-06 2008-07-01 Silicon Integrated Sys Corp

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6519176B1 (en) * 2000-09-29 2003-02-11 Intel Corporation Dual threshold SRAM cell for single-ended sensing
US7672152B1 (en) * 2007-02-27 2010-03-02 Purdue Research Foundation Memory cell with built-in process variation tolerance
US8009461B2 (en) * 2008-01-07 2011-08-30 International Business Machines Corporation SRAM device, and SRAM device design structure, with adaptable access transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6307805B1 (en) * 2000-12-21 2001-10-23 International Business Machines Corporation High performance semiconductor memory device with low power consumption
TWI298500B (zh) * 2002-11-06 2008-07-01 Silicon Integrated Sys Corp
TWI278862B (en) * 2003-07-01 2007-04-11 Zmos Technology Inc SRAM cell structure and circuits
TWI282551B (en) * 2003-07-17 2007-06-11 Univ Nat Sun Yat Sen Low-power high-speed SRAM
US20070279966A1 (en) * 2006-06-01 2007-12-06 Texas Instruments Incorporated 8T SRAM cell with higher voltage on the read WL

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI759244B (zh) * 2021-08-23 2022-03-21 國立陽明交通大學 具有低漏電流之記憶體單元

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