TWI759244B - 具有低漏電流之記憶體單元 - Google Patents

Abstract

一種具有低漏電流之記憶體單元，包括第一、第二讀出開關與位元儲存單元。第一讀出開關具有第一控制端、第一、第二接線端。第二讀出開關具有第二控制端、第三、第四接線端。第一、第四接線端連接，第三接線端連接讀取位元線，第二控制端連接讀取字線。位元儲存單元內具有第一、第二位元儲存節點，其所儲存之位元資料互為反相，且第一、第二位元儲存節點各自連接第一讀出開關之第一控制端與第二接線端。本發明藉由第二位元儲存節點儲存的反相資料位元與讀取位元線等電位抑制漏電流，可應用於記憶體內計算晶片設計，提升其解析度與降低功耗。

Description

具有低漏電流之記憶體單元

本發明係有關於一種電子元件記憶體領域，特別是一種可有效將記憶體單元中讀出漏電流降為近乎零，進而大幅增加記憶體內計算（IMC）技術中類比運算之解析度的記憶體單元架構。

人工智慧被視為半導體產業下一波成長的重要推手之一，在各式未來科技的應用上都可以發現它的存在，例如：語音辨識、自駕車、影像辨識等等。現今人工智慧多數使用類神經網路實現，因此相關技術近幾年也快速且蓬勃地發展。其中，類神經網路中的運算需要極為龐大的乘加（Multiplication and Accumulation，MAC）運算，也因此需要非常大量的記憶體（Memory）空間來儲存這些巨量運算子與其運算結果。而在龐大的記憶體系統中，由於每一個記憶體基本單元的漏電流對記憶體的讀取結果的正確度以及寫入都會造成負面的影響，因此，考量到巨量運算的情況下，大量記憶體所造成的漏電流總和相當可觀，也就變成為是系統設計亟需解決的問題之一。

一般而言，類神經網路所需的巨量MAC運算，若使用傳統的中央處理器（Central Processing Unit，CPU）或是圖形處理器（Graphics Processing Unit，GPU）來處理類神經網路運算，都會遭遇馮紐曼瓶頸（Von Neumann bottleneck）的問題。因為不管是使用CPU或是GPU，它們都是使用馮紐曼架構（Von Neumann architecture）在處理類神經網路的巨量資料。因為現代電腦中CPU/GPU的運算速度遠高於在CPU與記憶體之間的資料傳輸速率，由於CPU/GPU必須先至記憶體拿取資料再運算之，若資料傳輸的速度無法趕上CPU/GPU的運算速度，CPU/GPU便會在資料傳輸時進入閒置狀態，無法發揮整體系統的最高運算性能。更進一步而言，每當半導體製程的發展又再更卓越進展時，其所製作的中央處理器的處理速度也就會與記憶體傳輸速率間產生越來越巨大的差距，導致上述的馮紐曼瓶頸問題越來越嚴重。

考量到此問題點，遂有「記憶體內計算（In-Memory Computing，IMC）技術」被提出以打破馮紐曼瓶頸（Von Neumann bottleneck）。利用此種記憶體內計算（IMC）技術，可以在讀取記憶體同時以平行類比式運算方式在記憶體內完成所需的巨量MAC運算，因此，使得IMC技術儼然成為有效提升類神經網路運算速度與效能的未來之星。然而，IMC技術需要平行讀取大量的記憶體單元，而這些被平行讀取的大量記憶體單元的漏電流總和亦非常可觀，使得記憶體設計上需要花費更高的功耗來正確計算並讀取計算結果。

現有技術，包含：美國專利公開號第US20070035986A1號、第US20100124099號、第US20050281109號、第US20090323401號、以及第US20140092673號專利前案，與大陸專利公開號第CN111415691號專利前案等，皆公開一些針對隨機存取記憶體單元（memory cell）架構所進行的改良技術，企圖解決記憶體單元漏電流的問題，然而，值得注意的是，這些先前技術若考量在不額外增加控制電路的情況下，都必需使用到更多的電晶體數目來實現記憶體單元，或者是必須增加記憶體單元的功耗、犧牲讀寫記憶體單元的穩定性，例如降低其讀寫裕度（read/write margin）、抑或是犧牲其讀寫速度，顯見，上揭這些現有技術都有改善空間。

考量上述所列習知技術之眾多問題點，本發明揭露一種新穎的記憶體單元架構，大幅降低記憶體單元的漏電流，並保持記憶體單元能夠隨時提供高速穩定的讀寫功能，特別適合需要高讀出電流精準度且低功耗之應用，例如：記憶體內計算（IMC）的晶片設計，同時藉此解決了諸多先前技術所存在的缺失，其具體之架構及實施方式將詳述於下。

為解決習知技術存在的問題，本發明之一目的係在於提供一種隨機存取記憶體（Random Access Memory，RAM）之基本單元架構，尤指一種具有超低漏電流，並可以高速隨時讀寫的記憶體單元。利用本發明所提出之記憶體單元架構，其係可以有效在不犧牲RAM單元的讀取裕度（read margin）、與寫入裕度（write margin）之前提下，以最低成本的記憶體單元電路將其讀出漏電流降為近乎零，進而大幅增加記憶體內計算(IMC)技術中類比運算的解析度。

另一方面而言，本發明之又一目的係在於利用記憶體單元本身儲存的反向資料與讀取位元線（Read Bit Line，RBL）等電位，藉以抑制記憶體單元之讀取漏電流。本發明所揭露之技術方案可應用於要求超低漏電流和超高讀出電流精度要求的記憶體設計中，特別適合應用在以靜態隨機存取記憶體（Static Random Access Memory，SRAM ）為基礎的記憶體內計算（ IMC）晶片設計中，本發明可以有效地改善SRAM的讀取漏電流，進而大幅提升IMC系統中類比運算的解析度，並降低其功耗

又一方面而言，本發明之再一目的係在於提供一種可實現超低漏電流之記憶體單元，依據本發明所揭露之記憶體技術方案，其係不僅可以應用於SRAM單元架構中，更可應用於嵌入式動態隨機存取記憶體（Embedded Dynamic Random Access Memory，eDRAM ）單元架構，大幅降低其讀取時的漏電流，亦可以應用於一般常見的電子元件記憶體領域，亦可廣泛的運用於各種需要隨機存取記憶體單元的產品當中。

鑒於以上所揭本發明諸多之發明目的，其係皆可在最小面積且可穩定讀寫之隨機存取記憶體單元中實現超低漏電流之發明功效，此乃大幅改良先前技術之專利或論文所無法實現及應用的層面。

緣此，基於實現上述所舉之諸多發明目的，本發明係旨在提供一種具有低漏電流之記憶體單元架構，包括：一第一讀出開關，其係具有一第一控制端、以及位於該第一控制端之相異二側的一第一接線端和一第二接線端；一第二讀出開關，其係具有一第二控制端、以及位於該第二控制端之相異二側的一第三接線端和一第四接線端，其中，第一讀出開關之第一接線端係連接第二讀出開關之第四接線端，第二讀出開關之第三接線端係連接一讀取位元線，且第二讀出開關之第二控制端係連接一讀取字線；以及一位元儲存單元，其係具有一第一位元儲存節點與一第二位元儲存節點，其中，第一位元儲存節點與第二位元儲存節點所儲存之資料係互為反相，且第一位元儲存節點與第二位元儲存節點係各自連接於所述第一讀出開關之第一控制端與第二接線端。

根據本發明之一第一實施例，其中所述的第一讀出開關與第二讀出開關係可分別為一N型金屬氧化物半導體場效電晶體，使所述的第一控制端、第一接線端和第二接線端係分別為該第一讀出開關之閘極、汲極與源極，第二控制端、第三接線端和第四接線端係分別為該第二讀出開關之閘極、汲極與源極。在此實施例中，當讀取位元線被預充電至一高電壓準位，且第一位元儲存節點所儲存之資料位元為”0”時，使該第二位元儲存節點所儲存之資料位元為”1”，並與讀取位元線形成等電位，故可控制該記憶體單元的讀取漏電流為近乎零。

根據本發明之第二實施例，其中所述的第一讀出開關與第二讀出開關亦可以分別為一P型金屬氧化物半導體場效電晶體，使所述的第一控制端、第一接線端和第二接線端係分別為該第一讀出開關之閘極、汲極與源極，第二控制端、第三接線端和第四接線端係分別為該第二讀出開關之閘極、汲極與源極。在此實施例中，當讀取位元線被預放電至一低電壓準位，且第一位元儲存節點所儲存之資料位元為”1”時，使第二位元儲存節點所儲存之資料位元為”0”，並與該讀取位元線形成等電位，故可控制該記憶體單元的讀取漏電流為零。

在一實施例中， 本發明所揭露之技術手段係可應用於8T-SRAM單元架構中，在此記憶體單元架構下，所述的位元儲存單元係包含一第一互補式金屬氧化物半導體反相器、一第二互補式金屬氧化物半導體反相器、一第一寫入電晶體與一第二寫入電晶體。其中，該第一互補式金屬氧化物半導體反相器與該第二互補式金屬氧化物半導體反相器係連接於一高電壓準位與一接地端之間，第一互補式金屬氧化物半導體反相器係包含相互串聯之一第一P型金屬氧化物半導體場效電晶體與一第一N型金屬氧化物半導體場效電晶體，第一P型金屬氧化物半導體場效電晶體之源極連接該高電壓準位，第一P型金屬氧化物半導體場效電晶體之汲極連接第一N型金屬氧化物半導體場效電晶體之汲極與該第一位元儲存節點，第一P型金屬氧化物半導體場效電晶體之閘極連接第一N型金屬氧化物半導體場效電晶體之閘極與該第二位元儲存節點，且第一N型金屬氧化物半導體場效電晶體之源極連接該接地端。

第二互補式金屬氧化物半導體反相器係包含相互串聯之第二P型金屬氧化物半導體場效電晶體與第二N型金屬氧化物半導體場效電晶體，第二P型金屬氧化物半導體場效電晶體之源極連接該高電壓準位，第二P型金屬氧化物半導體場效電晶體之汲極連接第二N型金屬氧化物半導體場效電晶體之汲極與該第二位元儲存節點，第二P型金屬氧化物半導體場效電晶體之閘極連接第二N型金屬氧化物半導體場效電晶體之閘極與該第一位元儲存節點，且第二N型金屬氧化物半導體場效電晶體之源極連接該接地端。

第一互補式金屬氧化物半導體反相器之輸入端係連接第二互補式金屬氧化物半導體反相器之輸出端與該第二位元儲存節點，第二互補式金屬氧化物半導體反相器之輸入端係連接第一互補式金屬氧化物半導體反相器之輸出端與該第一位元儲存節點。

同時，第一寫入電晶體之一第一控制閘極係連接一寫入字線（Write Word Line，WWL），第一寫入電晶體之第一控制閘極之相異二側係分別連接該第一位元儲存節點與一寫入位元線（Write Bit Line，WBL），第二寫入電晶體之一第二控制閘極係連接該寫入字線，第二寫入電晶體之第二控制閘極之相異二側係分別連接該第二位元儲存節點與一反相寫入位元線（Write Bit Line Bar，WBLB）。根據本發明之實施例，所述的第一寫入電晶體與第二寫入電晶體係為N型金屬氧化物半導體場效電晶體。根據本發明所公開之技術方案，則在此8T-SRAM單元架構的實施例中，所使用的第一讀出開關與第二讀出開關亦可以選為P型金屬氧化物半導體場效電晶體、抑或是其他種類或形式的開關元件，本發明當不以此為限。

更進一步而言，本發明所公開具有低漏電流之記憶體單元亦可應用於動態隨機存取記憶體單元設計，在此實施例中，所述的位元儲存單元則可包含一寫入電晶體與一反相器，其中寫入電晶體之一電晶體閘極係連接寫入字線，寫入電晶體之電晶體閘極之相異二側係分別連接該第一位元儲存節點與寫入位元線。反相器係連接於該寫入電晶體、第一位元儲存節點與第一讀出開關之第二接線端之間，以提供一反相資料予該第一讀出開關之第二接線端。根據本發明之實施例，則所述的寫入電晶體例如可為一N型金屬氧化物半導體場效電晶體，亦可以為一P型金屬氧化物半導體場效電晶體。同樣地，根據本發明所公開之技術方案，則在此動態隨機存取記憶體單元設計架構的實施例中，所使用的第一讀出開關與第二讀出開關亦可以選擇為N型金屬氧化物半導體場效電晶體、P型金屬氧化物半導體場效電晶體、抑或是其他種類或形式的開關元件，本發明亦不以此等示性例作為限制。

總括來說，熟習本技術領域之具備通常知識的技術人士能夠在不脫離本發明精神之前提下，根據本發明所披露之技術方案進行適當的修飾或變化，惟仍應隸屬本發明之發明範疇。本發明並不以該等實施例中所揭之電晶體結構為限。

綜上所陳，可以顯見，本發明之發明意旨主要係在於利用本身儲存的反相資料與讀取位元線達到等電位，藉此抑制讀出電晶體的漏電流。更甚者，根據本發明所公開之技術方案，特別適合應用於以SRAM為基礎的記憶體內計算（IMC）晶片設計中，本發明不僅可以改善習知SRAM單元漏電流過大的問題，亦可以進一步藉由降低漏電流進而大幅提升IMC系統中類比運算的解析度與降低其功耗。

值得說明的是，本發明所揭實施例係以應用於靜態隨機存取記憶體（SRAM ）單元或動態隨機存取記憶體（DRAM ）單元架構作為其示性例進行說明，其目的係為了使本領域之人士可充分瞭解本發明之技術思想，而並非用以限制本發明之應用。換言之，本發明所公開針對記憶體單元及其位元儲存單元的技術方案，其係可應用於不限SRAM單元架構或DRAM單元架構，亦可廣泛及於各種其他記憶體元件所建構的記憶體單元架構中。

底下係進一步藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

以上有關於本發明的內容說明，與以下的實施方式係用以示範與解釋本發明的精神與原理，並且提供本發明的專利申請範圍更進一步的解釋。有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

其中，參考本發明之優選實施例，其示例係於附圖中示出，並在其附圖與說明書中，本發明係盡可能使用相同的附圖標記指代相同或相似的元件。

首先，請參考第1圖所示，其係為一傳統8T-SRAM記憶體單元（memory cell）架構，如圖所示，其包含一6T-記憶體單元61與兩個讀出電晶體M1、M2，其中讀出電晶體M2連接一讀取字線RWL（Read Word Line），並由該讀取字線RWL控制是否要讀取此電晶體單元的資料，讀出電晶體M1連接6T-記憶體單元61，接收來自該6T-記憶體單元61中所儲存之一資料位元Q1，以通過該資料位元Q1決定是否輸出電流至讀取位元線RBL（Read Bit Line）。一般而言，當讀取字線RWL=1且資料位元Q1=0時，理想上不應該產生任何輸出電流。然而，實際上，此時因讀出電晶體M2係操作於三極區（triode region），將使得讀出電晶體M1的汲極電壓V _D1=VDD，同時，由於讀出電晶體M1操作於次截止電壓區（sub-threshold region）產生了漏電流，在此情況下，所產生的漏電流I _leak係可以通過下列公式（1）表示。

…（1）

其中，V _GS1係為讀出電晶體M1之閘極-源極間電壓，V _GS1=V _G1-V _S1=0。V _DS1係為讀出電晶體M1之汲極-源極間電壓，V _DS1=V _D1-V _S1= VDD。V _t係為讀出電晶體M1之截止電壓（threshold voltage），V _T為熱電壓（thermal voltage），可由公式（1）推導至下列公式（2）。

…（2）

然而，從公式（2）可以明顯看出，在傳統的8T-SRAM記憶體單元架構中，其所產生的漏電流是非常龐大的。為了改善此問題，本發明遂針對現有的缺失而提出一種創新的記憶體單元架構，可以有效地抑制讀出漏電流。

以下，本發明係公開此種獨特且創新的設計，惟針對下揭本申請人所公開之實施方式，其係為了闡明本發明主要之技術內容及其技術特點，並為了俾使本領域之技術人員能夠理解、製造、與使用本發明。 然而，應注意的是，下揭該些實施方式並非用以限制本發明之發明範疇。 因此，根據本發明精神的任何均等修改或其變化例，包含本記憶體單元架構所應用之記憶體單元及其裝置等，惟在本發明均等變化之情況下，仍應隸屬於本發明之發明範疇，而應也當涵蓋於本發明之發明範圍內，乃合先敘明。

以下，首先請參見第2圖所示，其係為根據本發明實施例所揭露具有低漏電流之記憶體單元的示意圖，如本發明第2圖所示，此種記憶體單元1包括一第一讀出開關101、一第二讀出開關102、以及一位元儲存單元20。其中，第一讀出開關101具有一第一控制端G1、以及位於該第一控制端G1之相異二側的一第一接線端T1和一第二接線端T2。第二讀出開關102具有一第二控制端G2、以及位於該第二控制端G2之相異二側的一第三接線端T3和一第四接線端T4。其中，第一讀出開關101之第一接線端T1係連接第二讀出開關102之第四接線端T4，第二讀出開關102之第三接線端T3係連接讀取位元線RBL，且第二讀出開關102之第二控制端G2係連接讀取字線RWL。

位元儲存單元20係具有一第一位元儲存節點Q與一第二位元儲存節點QB，其中，第一位元儲存節點Q與第二位元儲存節點QB所儲存之資料係互為反相，且第一位元儲存節點Q與第二位元儲存節點QB係各自連接於第一讀出開關101之第一控制端G1與第二接線端T2。

請參考第3圖所示，其係為根據本發明一實施例之記憶體單元1A，當其中所述的第一讀出開關101與第二讀出開關102係為N型金屬氧化物半導體場效電晶體（N-type Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS）之示意圖，在本發明第3圖所示之實施例中，其中當第一讀出開關101係為NMOS時，則所述的第一控制端G1、第一接線端T1和第二接線端T2係分別為該第一讀出開關101之閘極、汲極與源極，當第二讀出開關102係為NMOS時，所述的第二控制端G2、第三接線端T3和第四接線端T4係分別為該第二讀出開關102之閘極、汲極與源極。

請一併參照第4圖所示，其係為第3圖所公開具有低漏電流之記憶體單元其詳細電路示意圖。具體而言，第4圖係為根據本發明一實施例所揭露之8T-SRAM記憶體單元架構，在此實施例中，位元儲存單元20係可為一具有六顆電晶體結構之記憶體單元（6T-cell），包含：一第一互補式金屬氧化物半導體反相器（Complementary Metal-Oxide-Semiconductor inverter，CMOS inverter）31、一第二互補式金屬氧化物半導體反相器32、一第一寫入電晶體21與一第二寫入電晶體22。其中，該第一寫入電晶體21與該第二寫入電晶體22係為N型金屬氧化物半導體場效電晶體（NMOS）。第一寫入電晶體21之一第一控制閘極係連接一寫入字線WWL（Write Word Line），第一寫入電晶體21之該第一控制閘極之相異二側係分別連接第一位元儲存節點Q與一寫入位元線WBL（Write Bit Line）。第二寫入電晶體22之一第二控制閘極係連接寫入字線WWL，第二寫入電晶體22之該第二控制閘極之相異二側係分別連接第二位元儲存節點QB與一反相寫入位元線WBLB。在寫入資料時，該反相寫入位元線WBLB係為所述寫入位元線WBL之反相訊號。

第一互補式金屬氧化物半導體反相器31與第二互補式金屬氧化物半導體反相器32係連接於高電壓準位VDD與接地端GND之間，其中，第一互補式金屬氧化物半導體反相器31係包含相互串聯之一第一P型金屬氧化物半導體場效電晶體MP1與一第一N型金屬氧化物半導體場效電晶體MN1，該第一P型金屬氧化物半導體場效電晶體MP1之源極連接該高電壓準位VDD，該第一P型金屬氧化物半導體場效電晶體MP1之汲極連接該第一N型金屬氧化物半導體場效電晶體MN1之汲極與該第一位元儲存節點Q，該第一P型金屬氧化物半導體場效電晶體MP1之閘極連接該第一N型金屬氧化物半導體場效電晶體MN1之閘極與該第二位元儲存節點QB，且第一N型金屬氧化物半導體場效電晶體MN1之源極連接接地端GND。

類似地，第二互補式金屬氧化物半導體反相器32係包含相互串聯之一第二P型金屬氧化物半導體場效電晶體MP2與一第二N型金屬氧化物半導體場效電晶體MN2，該第二P型金屬氧化物半導體場效電晶體MP2之源極連接該高電壓準位VDD，該第二P型金屬氧化物半導體場效電晶體MP2之汲極連接該第二N型金屬氧化物半導體場效電晶體MN2之汲極與該第二位元儲存節點QB，第二P型金屬氧化物半導體場效電晶體MP2之閘極連接第二N型金屬氧化物半導體場效電晶體MN2之閘極與該第一位元儲存節點Q，且第二N型金屬氧化物半導體場效電晶體MN2之源極連接接地端GND。

因此，如第4圖之實施例所示，所述的第一互補式金屬氧化物半導體反相器31之輸入端係連接該第二互補式金屬氧化物半導體反相器32之輸出端與該第二位元儲存節點QB，所述的第二互補式金屬氧化物半導體反相器32之輸入端係連接該第一互補式金屬氧化物半導體反相器31之輸出端與該第一位元儲存節點Q。之後，該第一位元儲存節點Q與該第二位元儲存節點QB再各自電性連接於第一讀出開關101之閘極與源極。在此情況下，當第一讀出開關101與第二讀出開關102皆為NMOS時，讀取位元線RBL在讀取資料時會被預先充電至該高電壓準位VDD，且讀取字線RWL也被設定為高電壓準位VDD，若所述的第一位元儲存節點Q所儲存之資料位元為”0”時，將使該第二位元儲存節點QB所儲存之資料位元為”1”，並與讀取位元線RBL達到等電位（皆為”1”）。此時，第二讀出開關102（NMOS）係操作於三極區（triode region）並使得第一讀出開關101（NMOS）的汲極電壓V _D=VDD，同時，第一讀出開關101的閘極-源極間電壓V _GS= -VDD，且第一讀出開關101的汲極-源極間電壓V _DS=V _D-V _S= 0。因此，根據前列之公式（1），則第一讀出開關101的漏電流I _leaknew係可以通過下列公式（3）表示。

= 0…（3）

將此公式（3）所得到之結果與前列公式（2）所示之習知漏電流進行比較，就算忽略公式（3）中第二項因通道長度調變效應（channel length modulation effect）使V _DS對記憶體單元之漏電流造成的影響，習知SRAM單元架構中的漏電流I _leak仍為本發明漏電流I _leaknew的

倍。以V _T=25mV，VDD=1V，m=1.5為例，則本發明仍可降低記憶體單元之漏電流高達10 ¹¹倍。

緣此，通過本發明所公開之技術方案及其數據，可以顯見，本發明所提出之記憶體單元架構，其特點乃在於利用本身儲存的反相資料位元與讀取位元線RBL達到等電位，藉此可有效抑制記憶體單元中之讀出電晶體漏電流的大小。

更進一步而言，本發明所揭露的第一讀出開關101與第二讀出開關102並不以前述之NMOS為限。根據本發明之另一實施例，如第5圖與第6圖所示，則本發明所設計使用的第一讀出開關與第二讀出開關亦可以選擇以P型金屬氧化物半導體場效電晶體（PMOS）來實現。

根據本發明之另一實施例，如第5圖所示，記憶體單元1B包括第一讀出開關101’、第二讀出開關102’以及位元儲存單元20。第一讀出開關101’具有第一控制端G1、以及位於該第一控制端G1之相異二側的一第一接線端T1和一第二接線端T2。第二讀出開關102’具有一第二控制端G2、以及位於該第二控制端G2之相異二側的一第三接線端T3和一第四接線端T4。位元儲存單元20之第一位元儲存節點Q與第二位元儲存節點QB所儲存之資料係互為反相，且第一位元儲存節點Q與第二位元儲存節點QB係各自連接於第一讀出開關101’之第一控制端G1與第二接線端T2。與前述實施例不同的是，在此實施例中，第一讀出開關101’與第二讀出開關102’係為PMOS，使所述的第一控制端G1、第一接線端T1和第二接線端T2係分別為第一讀出開關101’ 之閘極、汲極與源極，所述的第二控制端G2、第三接線端T3和第四接線端T4係分別為第二讀出開關102’之閘極、汲極與源極。

因此，如第6圖所示，在第一讀出開關101’與第二讀出開關102’皆為PMOS的情況下，讀取位元線RBL在讀出資料前其電壓會先被放電至一低電壓準位（如接地端GND），且讀取字線RWL被設定為低電壓準位GND，若所述的第一位元儲存節點Q所儲存之資料位元為”1”時，將使該第二位元儲存節點QB所儲存之資料位元為”0”，並與讀取位元線RBL達到等電位（皆為”0”）。此時，第一讀出開關101’（PMOS）的源極-閘極間電壓V _SG= -VDD，且第一讀出開關101’的汲極-源極間電壓V _DS= 0，故同樣地可依據前列之公式推導出其記憶體單元之漏電流I _leaknew為近乎零。

以下，本申請人係更進一步地揭露本發明所公開之具有低漏電流的記憶體單元亦可應用於Embedded DRAM設計中，請參考第7圖與第8圖所示，其係為根據本發明第3～4圖所示實施例的變化態樣，與前述實施例不同的是，在第7圖與第8圖中所示，其中的位元儲存單元20A、20B係包含一寫入電晶體14與一反相器16，該寫入電晶體14之一電晶體閘極係連接寫入字線WWL，寫入電晶體14之電晶體之源極與汲極係分別連接第一位元儲存節點Q與寫入位元線WBL。反相器16係連接於該第一位元儲存節點Q與第一讀出開關101之第二接線端T2之間，以提供一反相資料予第一讀出開關101之第二接線端T2。在此情況下，第一位元儲存節點Q所儲存之資料位元便可經由反相器16的作用，將其反相資料從第二位元儲存節點QB輸出，並連接至第一讀出開關101之第二接線端T2。其中，根據本發明之實施例，寫入電晶體14例如可像第7圖所示，係為一N型金屬氧化物半導體場效電晶體。抑或是，寫入電晶體14例如也可像第8圖所示，係為一P型金屬氧化物半導體場效電晶體。

更進一步而言，請參考第9圖與第10圖所示，其係分別為根據第7圖與第8圖所示實施例的變化態樣，在第9圖與第10圖中所示，其中的位元儲存單元20C、20D係包含寫入電晶體14與反相器16，寫入電晶體14之電晶體閘極係連接寫入字線WWL，反相器16係連接於第一位元儲存節點Q與第一讀出開關101’之第二接線端T2之間，以提供一反相資料予第一讀出開關101’之第二接線端T2。在此情況下，第一位元儲存節點Q所儲存之資料位元便可經由反相器16的作用，將其反相資料從第二位元儲存節點QB輸出，並連接至第一讀出開關101’之第二接線端T2。第9圖與第7圖不同的是，其中所使用的第一讀出開關101’、 第二讀出開關102’亦可選擇為P型金屬氧化物半導體場效電晶體。第10圖與第8圖不同的是，其中所使用的第一讀出開關101’、第二讀出開關102’亦可選用為P型金屬氧化物半導體場效電晶體，則上揭四種（第7圖至第10圖）實施例，係進一步地佐證本發明所公開之技術方案，不僅可應用於SRAM單元架構中，亦可運用於DRAM單元架構，除此之外，本領域具通常知識之技術人士，亦可在不脫離本發明之精神前提下，基於本發明之發明意旨與其精神思想進行均等之修改和變化，使其可廣泛及於各種其他記憶體元件的電晶體單元中，本發明係提出可在不犧牲記憶體單元的讀取裕度與寫入裕度之前提下，以最小面積成本之記憶體單元結構將讀出漏電流控制到可大幅下降為近乎零，使其可用於超低漏電流要求和超高讀出電流精度要求的記憶體設計中。綜上所陳，可以顯見，本申請人在此案所請求之技術方案的確具有極佳之產業利用性及競爭力，實非為熟悉該項技術者能輕易完成者，而應具有專利要件。

以下，本申請人也通過記憶體內計算（IMC）技術，驗證本發明所揭露之技術方案係可有效地降低漏電流，進而降低整體系統的功耗。請參見第11圖與第12圖所示，其係分別為使用一傳統的8T-SRAM單元架構與本發明具有低漏電之記憶體單元架構於一IMC應用之實施例，其功能需求為計算

的結果，其中

∈{0,1}為第n個單位元輸入，

∈{0,1}為第n個單位元輸入所對應的單位元權重，且先被寫入第n列的8T-SRAM記憶體單元中儲存。計算時，所有

, n∈{1,…,N}被平行輸入分別作為每一列的RWL訊號，其中

為第n列位元單元的RWL訊號。只有RWL=1的SRAM記憶體單元被讀取，且在其中只有所儲存值Q=1=

的記憶體單元會產生一MAC電流輸出(I _MAC)。所有的記憶體單元輸出電流在RBL上加總後流入轉阻放大器TIA產生輸出電壓V _MAC。忽略所有漏電流後經電路分析可得下列公式（4）。

…（4）

之後，此輸出電壓V _MAC再經低功耗的類比數位轉換器（Analog-to-digital converter，ADC）轉換成數位訊號後交由後級數位電路處理。

如第11圖所示，當使用傳統的8T-SRAM設計時，則各個儲存Q=0之RAM單元皆會產生有漏電流I _leak流入TIA使輸出電壓V _MAC產生誤差。在最差的情況下所有

皆為1且只有

=1，其餘

皆為0。此時，輸出電壓V _MAC便如下列公式（5）所示。

…（5）

其中，

項即為漏電流所造成的誤差。為了清楚分辨最小V _MAC訊號是否存在，需要滿足I _MAC≫

。因同一條讀取位元線上的記憶體單元很多，亦即N很大，故在第11圖所示的傳統8T-SRAM單元架構中，記憶體單元需要設計較高的I _MAC，造成整體系統功耗的大幅增加。

相較之下，第12圖係為改採本發明所提出的具有低漏電流之記憶體單元的記憶體內運算 (IMC) 設計，本發明主要係利用記憶體單元本身儲存之反向資料（QB）消除漏電流的發生，使各個RAM單元的漏電流I _leaknew下降為近乎零，如下列公式（6）所示，因此，當應用本發明所公開之技術方案於IMC應用中時，自然可以容許設計較小的I _MAC，實現有效且大幅度地降低整體系統功耗的目的。

…（6）

鑒於以上，與現有技術相較之下，可以確信的是通過本發明所公開之實施例及其操作方法，其係可有效地解決現有技術中尚存之缺失。並且，基於本發明所揭露之具有低漏電流之記憶體單元，不僅可應用於一般常見的電子記憶體元件中，同時更可廣泛應用於半導體產業、積體電路產業、或電力電子等各類電子電路元件之記憶體裝置中。顯見本申請人所揭露之技術方案的確具有極佳之產業利用性及競爭力。同時，本申請人也通過各項實驗數據及經驗數據等等，驗證本發明所揭露之技術特徵、方法手段與達成之功效係顯著地不同於現行方案，實非為熟悉該項技術者能輕易完成者，而應具有其進步性。

惟需值得提醒的是，本發明並不以上揭實施例中所使用之該些電晶體結構或系統設計架構為限。本發明上揭所舉之數個實施例，其係以第一、第二讀出開關為N型或P型金屬氧化物半導體場效電晶體作為示性例進行說明，其目的在使本領域之人士能充分理解本發明所公開之技術思想，惟值得提醒的是，該第一、第二讀出開關並不以N型或P型金屬氧化物半導體場效電晶體作為限制，同樣地，位元儲存單元亦可以使用各式非揮發性記憶體元件建構；換言之，本領域具通常知識之技術人士，當可在不脫離本發明之精神前提下，基於本發明之發明意旨與其精神思想進行均等之修改和變化，例如以其他種類或形式之開關元件或開關電晶體作為第一、第二讀出開關之實施態樣，或是使用各式非揮發性記憶體元件建構位元儲存單元，惟在其均等範圍內，仍應隸屬於本發明之發明範疇。

以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技術之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。

61:6T-記憶體單元 M1、M2:讀出電晶體 Q1:資料位元 RWL:讀取字線 WWL:寫入字線 RBL:讀取位元線 WBL:寫入位元線 WBLB:反相寫入位元線 1:記憶體單元 1A:記憶體單元 1B:記憶體單元 14:寫入電晶體 16:反相器 20:位元儲存單元 20A、20B:位元儲存單元 20C、20D:位元儲存單元 21:第一寫入電晶體 22:第二寫入電晶體 31:第一互補式金屬氧化物半導體反相器 32:第二互補式金屬氧化物半導體反相器 101,101’:第一讀出開關 102,102’:第二讀出開關 G1:第一控制端 G2:第二控制端 T1:第一接線端 T2:第二接線端 T3:第三接線端 T4:第四接線端 Q:第一位元儲存節點 QB:第二位元儲存節點 VDD:高電壓準位 GND:接地端 MP1:第一P型金屬氧化物半導體場效電晶體 MN1:第一N型金屬氧化物半導體場效電晶體 MP2:第二P型金屬氧化物半導體場效電晶體 MN2:第二N型金屬氧化物半導體場效電晶體 I _MAC:MAC電流輸出 V _MAC:輸出電壓 I _leak:漏電流 I _leaknew:本發明產生之漏電流 TIA:轉阻放大器

第1圖係為一傳統8T-SRAM的記憶體單元（memory cell）架構之示意圖。 第2圖係為根據本發明實施例所揭露具有低漏電流之記憶體單元的示意圖。 第3圖係為根據本發明一實施例，具有低漏電流之記憶體單元的示意圖。 第4圖係為第3圖所公開具有低漏電流之記憶體單元其詳細電路示意圖。 第5圖係為根據本發明另一實施例，具有低漏電流之記憶體單元的示意圖。 第6圖係為第5圖所公開具有低漏電流之記憶體單元其詳細電路示意圖。 第7圖係為使用本發明所公開具有低漏電流之記憶體單元於動態隨機存取記憶體（DRAM ）架構之一實施例之示意圖。 第8圖係為使用本發明所公開具有低漏電流之記憶體單元於動態隨機存取記憶體單元架構之另一實施例之示意圖。 第9圖係為使用本發明所公開具有低漏電流之記憶體單元於動態隨機存取記憶體單元架構之又一實施例之示意圖。 第10圖係為使用本發明所公開具有低漏電流之記憶體單元於動態隨機存取記憶體單元架構之再一實施例之示意圖。 第11圖係為使用一傳統的8T-SRAM於記憶體內計算（IMC）應用之示意圖。 第12圖係為使用本發明所公開具有低漏電流之記憶體單元於記憶體內計算（IMC）應用之實施例之示意圖。

RWL:讀取字線

WWL:寫入字線

RBL:讀取位元線

WBL:寫入位元線

WBLB:反相寫入位元線

20:位元儲存單元

21:第一寫入電晶體

22:第二寫入電晶體

31:第一互補式金屬氧化物半導體反相器

32:第二互補式金屬氧化物半導體反相器

101:第一讀出開關

102:第二讀出開關

G1:第一控制端

G2:第二控制端

T1:第一接線端

T2:第二接線端

T3:第三接線端

T4:第四接線端

Q:第一位元儲存節點

QB:第二位元儲存節點

VDD:高電壓準位

GND:接地端

MP1:第一P型金屬氧化物半導體場效電晶體

MN1:第一N型金屬氧化物半導體場效電晶體

MP2:第二P型金屬氧化物半導體場效電晶體

MN2:第二N型金屬氧化物半導體場效電晶體

Claims (17)

1. 一種具有低漏電流之記憶體單元（memory cell），係包括： 一第一讀出開關，其係具有一第一控制端、以及位於該第一控制端之相異二側的一第一接線端和一第二接線端； 一第二讀出開關，具有一第二控制端、以及位於該第二控制端之相異二側的一第三接線端和一第四接線端，其中該第一讀出開關之該第一接線端係連接該第二讀出開關之該第四接線端，該第二讀出開關之該第三接線端係連接一讀取位元線（RBL），該第二讀出開關之該第二控制端係連接一讀取字線（RWL）；以及 一位元儲存單元，其係具有一第一位元儲存節點（Q）與一第二位元儲存節點（QB），其中，該第一位元儲存節點與該第二位元儲存節點所儲存之資料係互為反相，且該第一位元儲存節點與該第二位元儲存節點係各自連接於該第一讀出開關之該第一控制端與該第二接線端。
2. 如請求項1所述之具有低漏電流之記憶體單元，其中，該第一讀出開關與該第二讀出開關係為一N型金屬氧化物半導體場效電晶體（NMOS）。
3. 如請求項2所述之具有低漏電流之記憶體單元，其中，當該第一讀出開關係為該N型金屬氧化物半導體場效電晶體時，該第一控制端、該第一接線端和該第二接線端係分別為該第一讀出開關之閘極、汲極與源極，當該第二讀出開關係為該N型金屬氧化物半導體場效電晶體時，該第二控制端、該第三接線端和該第四接線端係分別為該第二讀出開關之閘極、汲極與源極。
4. 如請求項2所述之具有低漏電流之記憶體單元，其中，當該讀取位元線（RBL）被預充電至一高電壓準位（VDD），且該第一位元儲存節點（Q）所儲存之資料位元為”0”時，使該第二位元儲存節點（QB）所儲存之資料位元為”1”，並與該讀取位元線（RBL）等電位。
5. 如請求項1所述之具有低漏電流之記憶體單元，其中，該第一讀出開關與該第二讀出開關係為一P型金屬氧化物半導體場效電晶體（PMOS）。
6. 如請求項5所述之具有低漏電流之記憶體單元，其中，當該第一讀出開關係為該P型金屬氧化物半導體場效電晶體時，該第一控制端、該第一接線端和該第二接線端係分別為該第一讀出開關之閘極、汲極與源極，當該第二讀出開關係為該P型金屬氧化物半導體場效電晶體時，該第二控制端、該第三接線端和該第四接線端係分別為該第二讀出開關之閘極、汲極與源極。
7. 如請求項5所述之具有低漏電流之記憶體單元，其中，當該讀取位元線（RBL）被預放電至一低電壓準位（GND），且該第一位元儲存節點（Q）所儲存之資料位元為”1”時，使該第二位元儲存節點（QB）所儲存之資料位元為”0”，並與該讀取位元線（RBL）等電位。
8. 如請求項1所述之具有低漏電流之記憶體單元，其中，該位元儲存單元中包含一寫入電晶體，該寫入電晶體之一電晶體閘極係連接一寫入字線（WWL），該寫入電晶體之該電晶體閘極之相異二側係分別連接該第一位元儲存節點與一寫入位元線（WBL），並且，一反相器係連接於該寫入電晶體、該第一位元儲存節點與該第一讀出開關之該第二接線端之間，以提供一反相資料予該第一讀出開關之該第二接線端。
9. 如請求項8所述之具有低漏電流之記憶體單元，其中，該寫入電晶體係為一N型金屬氧化物半導體場效電晶體或一P型金屬氧化物半導體場效電晶體。
10. 如請求項8所述之具有低漏電流之記憶體單元，其中，該第一讀出開關與該第二讀出開關係為一N型金屬氧化物半導體場效電晶體（NMOS）。
11. 如請求項8所述之具有低漏電流之記憶體單元，其中，該第一讀出開關與該第二讀出開關係為一P型金屬氧化物半導體場效電晶體（PMOS）。
12. 如請求項1所述之具有低漏電流之記憶體單元，其中，該位元儲存單元包含一第一互補式金屬氧化物半導體（CMOS）反相器、一第二互補式金屬氧化物半導體反相器、一第一寫入電晶體與一第二寫入電晶體，該第一互補式金屬氧化物半導體反相器與該第二互補式金屬氧化物半導體反相器係連接於一高電壓準位與一接地端之間，該第一互補式金屬氧化物半導體反相器之輸入端係連接該第二互補式金屬氧化物半導體反相器之輸出端與該第二位元儲存節點，該第二互補式金屬氧化物半導體反相器之輸入端係連接該第一互補式金屬氧化物半導體反相器之輸出端與該第一位元儲存節點，該第一寫入電晶體之一第一控制閘極係連接一寫入字線（WWL），該第一寫入電晶體之該第一控制閘極之相異二側係分別連接該第一位元儲存節點與一寫入位元線（WBL），該第二寫入電晶體之一第二控制閘極係連接該寫入字線（WWL），該第二寫入電晶體之該第二控制閘極之相異二側係分別連接該第二位元儲存節點與一反相寫入位元線（WBLB）。
13. 如請求項12所述之具有低漏電流之記憶體單元，其中，該第一寫入電晶體與該第二寫入電晶體係為N型金屬氧化物半導體場效電晶體。
14. 如請求項12所述之具有低漏電流之記憶體單元，其中，該第一互補式金屬氧化物半導體反相器係包含相互串聯之一第一P型金屬氧化物半導體場效電晶體與一第一N型金屬氧化物半導體場效電晶體，該第一P型金屬氧化物半導體場效電晶體之源極連接該高電壓準位，該第一P型金屬氧化物半導體場效電晶體之汲極連接該第一N型金屬氧化物半導體場效電晶體之汲極與該第一位元儲存節點，該第一P型金屬氧化物半導體場效電晶體之閘極連接該第一N型金屬氧化物半導體場效電晶體之閘極與該第二位元儲存節點，該第一N型金屬氧化物半導體場效電晶體之源極連接該接地端。
15. 如請求項12所述之具有低漏電流之記憶體單元，其中，該第二互補式金屬氧化物半導體反相器係包含相互串聯之一第二P型金屬氧化物半導體場效電晶體與一第二N型金屬氧化物半導體場效電晶體，該第二P型金屬氧化物半導體場效電晶體之源極連接該高電壓準位，該第二P型金屬氧化物半導體場效電晶體之汲極連接該第二N型金屬氧化物半導體場效電晶體之汲極與該第二位元儲存節點，該第二P型金屬氧化物半導體場效電晶體之閘極連接該第二N型金屬氧化物半導體場效電晶體之閘極與該第一位元儲存節點，該第二N型金屬氧化物半導體場效電晶體之源極連接該接地端。
16. 如請求項12所述之具有低漏電流之記憶體單元，其中，該第一讀出開關與該第二讀出開關係為一N型金屬氧化物半導體場效電晶體（NMOS）。
17. 如請求項12所述之具有低漏電流之記憶體單元，其中，該第一讀出開關與該第二讀出開關係為一P型金屬氧化物半導體場效電晶體（PMOS）。

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