CN107123440A - 一种新型9tsram单元电路系统 - Google Patents

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    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Abstract

本发明属于电路技术领域，公开了一种新型9TSRAM单元电路系统，采用读数据的字线、写数据的字线各自分开，以及读数据的位线、写数据的位线各自分开的电路架构，并且在第二个反相器的输出端与第一个反相器的输入端之间插入一个传输门用来控制写入数据动作。本发明在电源电压较低的条件下实现正确的数据写入，减少了读取数据时对所存储数据的干扰，提升了存储单元的静态噪声容限。

Description

一种新型9TSRAM单元电路系统
技术领域
本发明属于电路技术领域，尤其涉及一种新型9T SRAM单元电路系统。
背景技术
随机静态存储器（SRAM）是SoC系统中非常重要的一部分，传统的6管单元由于读写操作的可靠性问题决定了其最低工作电压很难跟随着制造工艺的前进而继续缩减下去。
传统的6T SRAM存储单元：MP1、MN1与MP2、MN2两个反相器组成锁存器，外部写入的数据存储在Q或QB，MN3、MN4为开关管，WL为字线，BL、BLB为位线。写操作时：如果对Q（原状态为“1”）写入“0”，首先位线BL与BLB预充电至“1”，然后根据要写入的数据类型将BL与BLB分别被置为“0”与“1”；再将字线WL置为“1”，使得MN3、MN4两个开关管导通；Q端从“1”变“0”，QB从“0”变为“1”，写操作结束。读操作时（假设Q端存“0”）：首先BL、BLB被预充电到“1”；字线WL拉高为“1”，MN3、MN4两个开关管导通，BLB保持“1”态，BL慢慢被拉低至“0”，灵敏放大器将BL、BLB之间电压差放大并将存储单元的“0”态读出。
由于器件尺寸不断缩小与器件工作电压的不断降低，使得传统的6T SRAM单元在稳定性上面临更大的挑战。随着工作电压的降低，由于传输管MN3与MN4的驱动力的降低以及MP1、MN1（或者MP2、MN2）组成的反相器的电压翻转点的降低，使得传统的6T SRAM存储单元的写入数据的能力严重下降；而VDD的下降，静态噪声容限（SNM）也会下降。
综上所述，现有技术存在的问题是：
传统的6T SRAM存储单元在工作电压较高的情况下稳定性与面积成本都能兼顾得到，但是，由于降低功耗的要求驱使，随着最低工作电压逐步减小（当VDD降至0.6v以下），存储单元难以被写入数据或写入数据失败，而且随着VDD的下降，静态噪声容限也跟着下降，存储单元的稳定性在低电压条件下受到威胁。
发明内容
针对现有技术存在的问题，本发明提供了一种新型9T SRAM单元电路系统。
本发明是这样实现的，一种新型9T SRAM单元电路系统，采用读数据的字线、写数据的字线各自分开，以及读数据的位线、写数据的位线各自分开的电路架构，并且在第二个反相器的输出端与第一个反相器的输入端之间插入一个传输门用来控制写入数据动作。
进一步，所述新型9T SRAM单元电路系统包括：
一个传输门PG，左端接MNS的源极（或漏极，Q端）与IV1的输入端，右端接IV2的输出端（Q~端）。用于接收来自控制写入数据的字线信号WWL/WWLB，当需要写入数据时，WWL=1，WWLB=0，PG关闭，当WWL=0，WWLB=1时，PG导通，数据锁存住；
两个反相器IV1与IV2，其中IV1是由MP1与MN1组成的反相器,输入端接Q，输出端接IV2的输入端与MN3的栅极；其中IV2是由MP2与MN2组成的反相器，其输入端接Q~，输出端接传输们PG。IV1与IV2用来锁存数据；
两个串联的NMOS管MN3与MN4，其中MN3的栅极接Q~，源极接地，漏极接MN4的源极；MN4栅极接RWL，源极接RBL（RBL接灵敏放大器）。MN3与MN4用于读取数据；
一个NMOS管，其漏极接WBL，源极接Q。用于接收来自控制写入数据的字线信号WWL/WWLB，当需要写入数据时，WWL=1， MOS管导通，这时将WBL的数据写入Q端。
进一步，所述两个反相器包括：MP1/MN1组成的反相器INV1，用来锁存数据；
MP2/MN2组成的反相器INV2，用来锁存数据。
进一步，两个串联的NMOS管包括：
MN3：用于读取数据，栅极连接QB，如果QB为“1”MN3导通，如果QB为“0”，MN3关断；
MN4：用于读取数据，栅极连接读数据字线RWL，读取数据时，RWL=1，MN3导通，读取数据位线RBL将存储单元存储的信息送至灵敏放大器。
进一步，所述 MOS管为MNS或MPS；用于接收来自控制写入数据的字线信号WWL/WWLB，当需要写入数据时，WWL=1，MNS导通，这时将WBL的数据写入Q端。
本发明的优点及积极效果为：
本发明在电源电压较低（0.5v）的条件下实现正确的数据写入，减少了读取数据时对所存储数据的干扰，提升了存储单元的静态噪声容限10%以上。
附图说明
图1是本发明实施例提供的新型9T SRAM单元电路系统示意图。
图2是本发明实施例提供的新型9T SRAM单元电路系统第二示意图。
图3是本发明实施例提供的第三示意图。
图4是本发明实施例提供的第四示意图。
图5是本发明实施例提供的存储单元写操作波形图。
图6是本发明实施例提供的存储单元读操作波形图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供的新型9T SRAM单元电路系统采用采用读数据的字线、写数据的字线各自分开，以及读数据的位线、写数据的位线各自分开的电路架构，并且在第二个反相器的输出端与第一个反相器的输入端之间插入一个传输门用来控制写入数据动作。
下面结合附图及具体实施例对本发明的应用原理作进一步描述。
如图1至图4所示，本发明实施例提供的新型9T SRAM单元电路系统，
包含一个传输门（PG）、两个反相器（MP1/MN1组成INV1与MP2/MN2组成INV2）、两个串联的NMOS管（MN3与MN4）以及一个MOS管（MNS或MPS）。
下面结合工作原理对本发明的应用原理作进一步描述。
本发明实施例提供的新型9T SRAM单元电路系统的MOS管的MNS：接收来自控制写入数据的字线信号WWL/WWLB，当需要写入数据时，WWL=1，MNS导通，这时将WBL的数据写入Q端；
PG：接收来自控制写入数据的字线信号WWL/WWLB，当需要写入数据时，WWL=1，WWLB=0，PG关闭，当WWL=0，WWLB=1时，PG导通，数据锁存住；
INV1、INV2：由MP1与MN1组成的反相器INV1，由MP2与MN2组成反相器INV2，用来锁存数据；
MN3：用于读取数据，栅极连接QB，如果QB为“1”MN3导通，如果QB为“0”，MN3关断；
MN4：用于读取数据，栅极连接读数据字线RWL，读取数据时，RWL=1，MN3导通，读取数据位线RBL将存储单元存储的信息送至灵敏放大器。
下面结合基本读写操作方法对本发明作进一步描述。
写操作：如图5所示，显示数据写入（假设Q端从“1”变为“0”）的波形图，写数据位线先预冲至高电平，如果从Q端写“0”（原存“1”）进入存储单元，WBL被外部输入电路置为“0”；写数据字线WWL选中拉为高电平（WWLB=“0”），MNS导通，数据写入存储单元，PG此时不导通，Q’不会与Q发生竞争(Q’原有的状态不影响当前Q的状态)，Q端更容易被写入。当写入结束后，WWL=0，WWLB=1，PG导通使INV1与INV2互锁。由于数据写入时Q’不会与Q发生竞争，即使VDD电压下降，外部数据也可以成功写入。
下面结合读操作对本发明作进一步描述。
如图6所示，读数据时，WWL为“0”，RBL首先被预冲至“1”，如果存储单元所存状态为“0”，那么QB=1当读取数据字线RWL拉高后，MN3与MN4处于导通状态，RBL被拉低，这时数据输出端读到的数据为“0”；如果存储单元所存状态为“1”，那么QB=0当读取数据字线RWL拉高后，MN3不导通，MN4处于导通状态，RBL保持为高电平状态，这时数据输出端读到的数据为“1”。
本发明中，由于采用读、写数据的字线不共用以及读、写数据的位线也各自分开的方法，不像传统6T单元那样读数据时对存储数据的干扰，具有更大的噪声容限。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种新型9T SRAM单元电路系统，其特征在于，所述新型9T SRAM单元电路系统采用读数据的字线、写数据的字线各自分开，以及读数据的位线、写数据的位线各自分开的电路架构，并且在第二个反相器的输出端与第一个反相器的输入端之间插入一个传输门用来控制写入数据动作。
2.如权利要求1所述的新型9T SRAM单元电路系统，其特征在于，所述新型9T SRAM单元电路系统包括：
一个传输门PG，用于接收来自控制写入数据的字线信号WWL/WWLB，当需要写入数据时，WWL=1，WWLB=0，PG关闭，当WWL=0，WWLB=1时，PG导通，数据锁存住；
两个反相器，用来锁存数据；
两个串联的NMOS管，用于读取数据；
一个MOS管，用于接收来自控制写入数据的字线信号WWL/WWLB，当需要写入数据时，WWL=1， MOS管导通，这时将WBL的数据写入Q端。
3.如权利要求2所述的新型9T SRAM单元电路系统，其特征在于，所述两个反相器包括：MP1/MN1组成的反相器INV1，用来锁存数据；
MP2/MN2组成的反相器INV2，用来锁存数据。
4.如权利要求2所述的新型9T SRAM单元电路系统，其特征在于，两个串联的NMOS管包括：
MN3：用于读取数据，栅极连接QB，如果QB为“1”MN3导通，如果QB为“0”，MN3关断；
MN4：用于读取数据，栅极连接读数据字线RWL，读取数据时，RWL=1，MN3导通，读取数据位线RBL将存储单元存储的信息送至灵敏放大器。
5.如权利要求2所述的新型9T SRAM单元电路系统，其特征在于，所述 MOS管为MNS或MPS；用于接收来自控制写入数据的字线信号WWL/WWLB，当需要写入数据时，WWL=1，MNS导通，这时将WBL的数据写入Q端。
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