CN107230488A - 存储器装置 - Google Patents

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Abstract

本发明实施例揭示一种存储器装置。所述存储器装置(i)改进所述装置的存储器单元与所述保持器电路之间的电流跟踪，(ii)改进用于存储器操作的Vccmin，且(iii)具有高效电路布局。所述存储器装置包含具有耦合到所述存储器单元的多个位线的存储器阵列。所述保持器电路包含多个开关及一电流镜电路。所述多个开关分别耦合到所述多个位线。所述电流镜电路将偏置电流镜射到分别耦合到所述多个开关的多个电流镜晶体管。

Description

存储器装置
技术领域
本发明实施例一般来说涉及静态随机存取存储器(SRAM)。
背景技术
SRAM是通常用于需要高速数据存取的计算应用中的一种类型的半导体存储器。举例来说，高速缓冲存储器应用使用SRAM来存储频繁存取的数据(例如，由中央处理单元存取的数据)。
SRAM的单元结构及架构实现高速数据存取。SRAM单元包含双稳态触发器结构及将电压从位线传递到触发器结构的晶体管。典型SRAM架构包含一或多个存储器单元阵列及支持电路。每一SRAM阵列的存储器单元布置成若干行及若干列。对行中的存储器单元的存取由“字线”控制。数据在“位线”上传送到存储器单元中(写入操作)及从存储器单元传送出来(读取操作)。针对每一列存储器单元存在至少一个位线。支持电路包含地址及驱动器电路以经由字线及位线存取SRAM单元中的每一者以进行各种SRAM操作。
发明内容
本发明的一实施例为提供一种存储器装置，其包括：
存储器阵列，其包括耦合到存储器单元的多个位线；及
保持器电路，其包括：
多个开关，其分别耦合到所述多个位线；及
电流镜电路，其经配置以将偏置电流镜射到分别耦合到所述多个开关的多个电流镜晶体管
附图说明
当借助附图阅读时，从以下详细描述最佳地理解本发明实施例的各方面。应注意，根据工业中的标准实践，各种构件未按比例绘制。实际上，为论述清晰起见，可任意地增加或减小各种构件的尺寸。
图1描绘根据本发明的实施例的具有保持器电路的存储器装置。
图2描绘根据本发明的实施例的具有保持器电路的SRAM装置。
图3描绘根据本发明的实施例的具有保持器电路的多端口SRAM装置。
图4描绘根据本发明的实施例的用于维持存储器位线上的电压电位的方法。
具体实施方式
以下揭示内容提供用于实施所提供标的物的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本发明实施例。这些仅为实例且不打算具有限制性。另外，本发明实施例在各种实例中重复参考编号及/或字母。此重复是出于简化及清晰目的，且除非另外指示，否则其自身并不指出所论述的各种实施例及/或配置之间的关系。
以下揭示内容描述SRAM的各方面。为了易于解释，揭示特定SRAM电路元件及控制逻辑以促进不同实施例的描述。所属领域的技术人员将理解，SRAM还包含其它电路元件及控制逻辑。这些其它电路元件及控制逻辑在本发明实施例的精神及范围内。
图1描绘根据本发明的实施例的具有保持器电路的存储器装置。存储器装置100包含存储器阵列110及保持器电路120。出于解释目的，存储器阵列110由存储器单元1120到112N表示。存储器单元1120到112N分别连接到位线1140到114N。在图1中，出于简化及解释目的，针对存储器阵列110仅展示存储器单元的一行。而且，存储器阵列110具有‘N’列。所属领域的技术人员将认识到，存储器阵列110中的存储器单元1120到112N布置成若干行及若干列，且存储器阵列110可具有多于一个行及多于或少于‘N’列。
保持器电路120维持位线1140到114N上的预充电电压(例如，逻辑高电压处或附近的电压)。特定来说，如果位线1140到114N应该充电到逻辑高电压，那么保持器电路120经设计以帮助使所述位线“保持”充电到逻辑高电压处或附近(例如，1.2V、1.8V、2.4V、3.3V或5V的电力供应电压处或附近)的电压。保持器电路120足够强以抵抗原本将致使位线错误地放电的泄漏及噪声。相反地，如果位线1140到114N被设定为逻辑低电压处或附近(例如，接地或0V处或附近)的电压，那么保持器电路120经设计为足够弱以允许在位线1140到114N应该放电到逻辑低电压时，所述位线放电。保持器电路120耦合到存储器阵列110中的多个位线。在一实施例中，保持器电路120可耦合到2、4、8、16、32或更多个位线。而且，在一实施例中，保持器电路120可耦合到1、3、5、7、9或更多个位线。
保持器电路120包含开关1220到122N、偏置电流产生器125及电流镜晶体管1280到128N。在一实施例中，开关1220到122N分别耦合到存储器阵列110中的位线1140到114N。在一实施例中，电流镜晶体管1280到128N分别耦合到开关1220到122N。
开关1220到122N中的每一者包含反相器123及传递装置124。在一实施例中，传递装置124为p通道金属氧化物半导体场效应晶体管(“PMOS晶体管”)。当位线1140到114N被设定为逻辑低电压时，反相器1230到123N输出逻辑高电压。反相器的输出连接到传递装置1240到124N的控制端子(例如，PMOS晶体管1240到124N的栅极端子)。在逻辑高电压被施加到传递装置1240到124N的控制端子的情况下，所述传递装置不将电流镜晶体管1280到128N分别电连接到位线1140到114N。
当位线1140到114N被预充电到逻辑高电压时，开关1220到122N将电流镜晶体管1280到128N分别电连接到位线1140到114N。反相器1230到123N将逻辑低电压输出到传递装置1240到124N的控制端子(例如，PMOS晶体管1240到124N的栅极端子)。因此，传递装置1240到124N将电流从电流镜晶体管1280到128N分别传递到位线1140到114N。从电流镜晶体管1280到128N分别到位线1140到114N的电流使位线1140到114N维持或“保持”充电到逻辑高电压处或附近的电压。来自电流镜晶体管1280到128N的电流还称为“保持器电流”。
保持器电流基于由偏置电流产生器125产生的电流。偏置电流产生器125包含n通道MOSFET 127(“NMOS晶体管127”)及负载装置126。在一实施例中，NMOS晶体管127是长通道晶体管。根据一实施例，长通道NMOS晶体管127的栅极长度可介于20nm与30nm之间。长通道晶体管是具有足够长的宽度及长度尺寸使得可忽略来自晶体管的通道的边缘效应的装置。长通道装置是此项技术中众所周知的。在一实施例中，负载装置126是有源装置，例如二极管连接的PMOS晶体管。图1中展示二极管连接的PMOS晶体管126，其中栅极连接到晶体管的漏极。
根据一实施例，电力供应电压(例如，1.2V、1.8V、2.4V、3.3V或5V)连接到PMOS晶体管126的源极端子且连接到长通道NMOS晶体管127的栅极端子。基于这些所施加电压以及PMOS晶体管126及NMOS晶体管127的物理尺寸(例如，晶体管的栅极宽度及栅极长度)，由偏置电流产生器125产生电流。由偏置电流产生器125产生的电流还称为“偏置电流”。
根据一实施例，偏置电流由晶体管1280到128N中的每一者按一比率值镜射。在一实施例中，所述比率取决于PMOS晶体管126(“PMOS_126”)的栅极尺寸及电流镜晶体管128(“CMT_128”)的栅极尺寸：比率值＝[(W/L)PMOS_126]:[(W/L)CMT_128]。所述比率可为1:1、2:1、4:1、8:1等。特定来说，在一实施例中，电流镜晶体管128的栅极宽度经定大小为等于或小于PMOS晶体管126的栅极宽度以实现所要比率。举例来说，如果偏置电流产生器125产生80μA的偏置电流且所要保持器电流为10μA，那么电流镜晶体管128的栅极宽度可经定大小为PMOS晶体管126的栅极宽度的1/8以实现所要保持器电流。
以上保持器电路实施例的优点是长通道NMOS晶体管127的栅极长度不需要为显著大小(例如，90nm)，使得不需要布局中的“禁用(keep-out)”区域。所属领域的技术人员将认识到，当将晶体管设计为具有长于特定长度的栅极结构时，存在布局约束。这些布局约束通常基于技术节点或用于制作晶体管的工艺技术。这些约束包含其中其它装置结构不可放在距长通道装置的预定距离内的禁用区域。长通道装置及其相关联禁用区域可耗用显著量的区域。在以上保持器电路实施例中，所要保持器电流可通过以下操作由电流镜晶体管1280到128N经由相应开关1220到122N传递到位线1140到114N：(i)减小长通道NMOS晶体管127的栅极长度以避免布局中的禁用区域；及(ii)将PMOS晶体管126及电流镜晶体管1280到128N适当地定大小以实现所要保持器电路。
以上保持器电路实施例的另一优点是大小。如上文所描述，一个偏置电流产生器125由多个电流镜晶体管1280到128N及开关1220到122N共享以将保持器电流提供到多个位线1140到114N。这与针对每一位线需要一偏置电流产生器的其它保持器电路设计形成对比；因此，这些设计的布局针对每一位线需要长通道装置。针对每一位线的长通道装置耗用显著量的区域。本发明的实施例通过针对多个位线共享一个长通道装置而耗用较少区域。
以上保持器电路实施例的其它优点包含(i)SRAM单元与保持器电路120之间的经改进电流跟踪及(ii)用于SRAM操作的经改进Vccmin。下文关于图2及3更详细地描述这些优点。
图2描绘根据本发明的实施例的具有保持器电路120的SRAM装置200。SRAM装置200包含存储器阵列210及保持器电路120。保持器电路120以与上文关于图1所描述相同的方式操作。
在图2中，出于简化及解释目的，针对存储器阵列210仅展示SRAM存储器单元2120到212N的一行。而且，存储器阵列210具有‘N’列。如所属领域的技术人员将理解，存储器阵列210中的SRAM单元2120到212N布置成若干行及若干列，且存储器阵列210可具有多于一个行及多于或少于‘N’列。
在一实施例中，SRAM单元2120到212N中的每一者具有“6T”电路拓扑。每一SRAM单元212包含由晶体管222、224、226及228构成的双稳态触发器结构以及传递晶体管218及220(还分别称为“读出端口218”及“读出端口220”)。传递晶体管218及220由施加到字线240的电压控制；此电压由字线驱动器提供，图2中为了简化而未展示字线驱动器。传递晶体管218及传递晶体管220将SRAM的双稳态触发器结构分别电连接到位线BL 216且电连接到位线BLB 214(还称为“位线216”及“位线214”)。符号“BL”是指位线，且符号“BLB”是指“BL”的补充部分；位线对BL/BLB概念是此项技术中众所周知的。所属领域的技术人员将认识到，其它SRAM电路拓扑(例如，“8T”、“10T”、“12T”及“14T”电路拓扑)可借助本发明的实施例实施。
在一实施例中，保持器电路120维持位线2140到214N上的预充电电压(例如，逻辑高电压处或附近的电压)。举例来说，如果位线2140到214N被预充电到逻辑高电压处或附近的电压，那么保持器电路120将保持器电流(例如，10μA)传递到所述位线以维持所述电压。
保持器电路120补偿存在于SRAM单元212中的泄漏电流。举例来说，在位线214上具有逻辑高电压处或附近的经预充电电压时，贯穿传递晶体管220及SRAM的双稳态触发器结构中的晶体管228存在到接地的“泄漏”路径。来自此泄漏路径的泄漏电流可将位线214上的经预充电电压放电。来自保持器电路120的保持器电流足够强以补偿此泄漏电流(例如，保持器电流大于泄漏电流)且维持位线214上的电压。相反，保持器电流还足够小，使得在位线214应该放电到逻辑低电压处或附近的电压时，选定SRAM单元212可将所述位线放电。举例来说，保持器电流可大于泄漏电流但小于预定电流，使得选定SRAM单元212可将位线214放电。
SRAM装置200中的保持器电路120具有许多优点。除上文关于图1所描述的长通道NMOS晶体管127的栅极长度优点及针对多个位线一个偏置电流产生器125优点外，SRAM装置200中的保持器电路120还提供(i)SRAM单元与保持器电路120之间的经改进电流跟踪及(ii)用于SRAM操作的经改进Vccmin。
由于长通道NMOS晶体管127与SRAM单元212中的传递装置220为相同装置类型，因此可实现SRAM单元212与保持器电路120之间的电流跟踪的改进。如所属领域的技术人员将理解，工艺变化(例如，晶体管的长度、宽度及氧化物厚度的变化)可产生具有不同装置特性的不同类型的晶体管。如果晶体管为相同类型，那么可减轻电路上的不同装置特性的效应，这是因为特定类型的装置的变化可能发生于具有相同装置类型的其它装置中。
举例来说，如果保持器电路的偏置电流产生器实施长通道PMOS晶体管而不是如同图1及2的长通道NMOS晶体管来产生偏置电流，那么在保持器电路与SRAM单元中的传递装置之间可发生性能不匹配。SRAM单元中的传递装置是NMOS晶体管，例如，图2的SRAM单元212中的传递装置218及220。并且，由于工艺变化，长通道PMOS晶体管可具有“强”装置特性(例如，栅极宽度被制作为宽于目标宽度及/或栅极长度被制作为短于目标长度)，而NMOS传递晶体管可具有“弱”装置特性(例如，栅极宽度被制作为短于目标宽度及/或栅极长度被制作为长于目标长度)。在此不匹配情境中，保持器电路可产生偏置电流(其作为保持器电流镜射到位线上)，所述偏置电流太强而不能在位线应该放电到逻辑低电压处或附近的电压(例如，接地或0V)时将所述位线放电。此不能够将位线放电到逻辑低电压处或附近的电压进一步被弱NMOS传递晶体管加剧，所述弱NMOS传递晶体管可经由SRAM的双稳态触发器结构中的晶体管(例如，图2的SRAM单元212中的晶体管228)提供到接地的高电阻路径。
相反地，由于工艺变化，长通道PMOS晶体管可具有“弱”装置特性，而NMOS传递晶体管可具有“强”装置特性。在此不匹配情境中，保持器电路可产生偏置电流(其作为保持器电流镜射到位线上)，所述偏置电流太弱而不能在位线应该在逻辑高电压(例如，1.2V、1.8V、2.4V、3.3V或5V的电力供应电压处或附近的电压)处或附近时维持所述位线上的逻辑高电压。此不能够维持位线上的电压进一步被强NMOS传递晶体管加剧，所述强NMOS传递晶体管可经由SRAM的双稳态触发器结构中的晶体管(例如，图2的SRAM单元212中的晶体管228)提供到接地的低电阻路径。
以上不匹配的效应由本发明实施例的保持器电路实施例解决。特定来说，图2的保持器电路120中的偏置电流产生器125包含长通道NMOS晶体管127来产生偏置电流。如上文所论述，长通道NMOS晶体管127的栅极长度不需要为显著大小。因此，长通道NMOS晶体管127的栅极宽度及栅极长度尺寸可经定大小为较接近于其它NMOS晶体管(例如，图2的SRAM单元212中的传递装置218及220)。SRAM单元212中的传递装置218及220也是n通道MOS晶体管。由于长通道NMOS晶体管127、传递装置218及传递装置220为相同类型的MOS晶体管，因此这些装置当中的工艺变化通常针对这些装置类似。晶体管的所得装置特性(例如，电特性)也通常类似。
举例来说，弱长通道NMOS晶体管127将通常具有与弱NMOS传递晶体管220类似的装置特性。在这些晶体管的弱装置特性的情况下，保持器电路产生作为保持器电流镜射到位线上的弱偏置电流。同时，弱NMOS传递晶体管220经由SRAM的双稳态触发器结构中的晶体管(例如，图2的SRAM单元212中的晶体管228)提供到接地的高电阻路径。尽管保持器电路为“弱”，但NMOS传递晶体管的电阻是高的，使得在位线应该处于逻辑高电压处或附近的电压时，来自SRAM单元的泄漏电流不将所述位线放电。
相反地，强长通道NMOS晶体管127将通常具有与强NMOS传递晶体管220类似的装置特性。在这些晶体管的强装置特性的情况下，保持器电路产生作为保持器电流镜射到位线上的强偏置电流。同时，强NMOS传递晶体管220经由SRAM的双稳态触发器结构中的晶体管(例如，图2的SRAM单元212中的晶体管228)提供到接地的低电阻路径。尽管保持器电路为“强”，但NMOS传递晶体管的电阻是低的，使得在位线应该处于逻辑低电压处或附近的电压时，来自SRAM单元的泄漏电流将所述位线放电。
通过使用相同类型的晶体管(即，用于电流偏置产生器中的长通道装置及SRAM单元中的传递装置的NMOS晶体管)，这些晶体管的装置特性可随工艺变化而彼此跟踪。而且，如所属领域的技术人员将理解，晶体管的装置特性(例如，电特性)还跨越变化的温度及供应电压而彼此跟踪。
借助保持器电路实施例的以上装置跟踪特性，可实现较低Vccmin以进行SRAM操作。如所属领域的技术人员将理解，Vccmin是指SRAM装置执行读取及写入操作所需的最小电力供应电压。在高电力供应Vcc电压下，SRAM单元操作容限是大的，因此导致可靠读取及写入操作。然而，在低电力供应Vcc电压下，SRAM单元噪声容限减少。此噪声容限减少加上工艺变化可显著限制SRAM单元可操作的最小电力供应Vcc电压(或Vccmin)。
本发明实施例的保持器电路实施例可减轻工艺变化对Vccmin的影响。举例来说，如上文所论述，图2的长通道NMOS晶体管127、传递装置218及传递装置220通常跨越工艺变化具有类似装置特性，这是因为其为相同装置类型，即，NMOS晶体管。举例来说，强长通道NMOS晶体管127通常具有与强NMOS传递晶体管220类似的装置特性。在这些晶体管的强装置特性的情况下，保持器电路产生作为保持器电流镜射到位线上的强偏置电流。
同时，强NMOS传递晶体管220经由SRAM的双稳态触发器结构中的晶体管(例如，图2的SRAM单元212中的晶体管228)提供到接地的低电阻路径。尽管保持器电路为“强”，但NMOS传递晶体管的电阻是低的，使得在位线应该处于逻辑低电压时，来自SRAM单元的泄漏电流将所述位线放电。因此，针对位线上的感测操作，由于强长通道NMOS晶体管127与强NMOS传递晶体管220彼此跟踪(例如，跟踪彼此的电特性)，因为位线电压处于既定逻辑低电压处或附近，所以SRAM单元的Vccmin被最小化。
图3描绘根据本发明的实施例的具有保持器电路120的多端口SRAM装置300。SRAM装置300包含存储器阵列310及保持器电路120。保持器电路120以与上文关于图1所描述相同的方式操作。
在图3中，出于简化及解释目的，针对存储器阵列310仅展示SRAM存储器单元3120到312N的一行。而且，存储器阵列310具有‘N’列。如所属领域的技术人员将理解，存储器阵列310中的SRAM单元3120到312N布置成若干行及若干列，且存储器阵列310可具有多于一个行及多于或少于‘N’列。
在一实施例中，SRAM单元3120到312N中的每一者具有“8T”(2端口)电路拓扑。每一SRAM单元312包含由晶体管322、324、326及328构成的双稳态触发器结构以及传递晶体管318及320。传递晶体管318及320由施加到字线340的电压控制；此电压由字线驱动器提供，图3中为了简化而未展示字线驱动器。传递晶体管318及320将SRAM的双稳态触发器结构电连接到位线BL 316且电连接到位线BLB 314(还分别称为“位线316”及“位线314”)。
SRAM单元3120到312N中的每一者还包含额外读出端口。此额外读出端口包含晶体管330及332。晶体管330由SRAM单元的内部节点处的电压(即，晶体管326与328之间的内部节点处的电压)控制。晶体管332由读取字线350控制；此电压由读取字线驱动器提供，图3中为了简化而未展示读取字线驱动器。晶体管332还称为“读出晶体管332”或“读出端口332”。读出晶体管332连接到读取位线RBL 334(还称为“读取位线334”)。如果SRAM的双稳态触发器结构的内部电压处于逻辑高电压(即，晶体管326与328之间的内部节点处的电压)处或附近，那么晶体管330将接地或0V传递到读出晶体管332。并且，如果将读取字线线电压施加到晶体管332，那么接地或0V被传递到读取位线RBL 334。所属领域的技术人员将认识到，其它SRAM电路拓扑可借助本发明的实施例实施。
在一实施例中，保持器电路120维持读取位线3340到334N上的预充电电压(例如，逻辑高电压)。举例来说，如果读取位线3340到334N被预充电到逻辑高电压处或附近的电压，那么保持器电路120将保持器电流(例如，10μA)传递到读取位线以维持逻辑高电压。
保持器电路120补偿存在于SRAM单元312中的泄漏电流。举例来说，在读取位线334上具有逻辑高电压处或附近的经预充电电压的情况下，贯穿SRAM的额外读出端口中的晶体管330及读出晶体管332存在到接地的“泄漏”路径。来自此泄漏路径的泄漏电流可将读取位线334上的经预充电电压放电。来自保持器电路120的保持器电流足够强以补偿此泄漏电流(例如，保持器电流大于泄漏电流)且维持读取位线334上的电压。相反地，保持器电流还足够弱以在读取位线334应该放电到逻辑低电压处或附近的电压时将所述位线放电。举例来说，保持器电流可大于泄漏电流但小于预定电流，使得选定SRAM单元312可将位线334放电。
SRAM装置300中的保持器电路120具有许多优点。除上文关于图1所描述的长通道NMOS晶体管127的栅极长度优点及一个偏置电流产生器125用于多个位线优点外，SRAM装置300中的保持器电路120还提供(i)SRAM单元的额外读出端口与保持器电路120之间的经改进电流跟踪及(ii)用于SRAM操作的经改进Vccmin。
由于长通道NMOS晶体管127与SRAM单元312中的NMOS读出晶体管332为相同装置类型，因此可实现SRAM单元312与保持器电路120之间的电流跟踪的改进。特定来说，图3的保持器电路120中的偏置电流产生器125包含长通道NMOS晶体管127以产生偏置电流。图3的SRAM单元312中的读出晶体管332也是n通道MOS晶体管。
由于长通道NMOS晶体管127与NMOS读出晶体管332为相同类型的MOS晶体管，因此这些装置当中的工艺变化针对所述装置通常类似。举例来说，弱长通道NMOS晶体管127通常具有与弱NMOS读出晶体管332类似的装置特性，例如，NMOS晶体管的栅极宽度被制作为短于目标宽度及/或NMOS晶体管的栅极长度被制作为长于目标长度。在这些晶体管的弱装置特性的情况下，保持器电路产生弱偏置电流，所述弱偏置电流作为保持器电流镜射到位线上。同时，弱NMOS读出晶体管332经由SRAM 312中的晶体管330提供到接地的高电阻路径。尽管保持器电路为“弱”，但读出晶体管的电阻是高的，使得在读取位线应该处于逻辑高电压处或附近的电压时，泄漏电流不将所述读取位线放电。
相反地，强长通道NMOS晶体管127通常具有与强NMOS读出晶体管332类似的装置特性，例如，NMOS晶体管的栅极宽度被制作为宽于目标宽度及/或NMOS晶体管的栅极长度被制作为短于目标长度。在这些晶体管的强装置特性的情况下，保持器电路产生强偏置电流，所述强偏置电流作为保持器电流镜射到位线上。同时，强NMOS读出晶体管332经由SRAM 312中的晶体管330提供到接地的低电阻路径。尽管保持器电路为“强”，但读出晶体管的电阻是低的，使得在读取位线应该处于逻辑低电压处或附近时，泄漏电流将所述读取位线放电。
通过使用相同类型的晶体管(即，用于电流偏置产生器中的长通道装置及SRAM单元中的读出晶体管的NMOS晶体管)，这些晶体管的装置特性随工艺变化而彼此跟踪。而且，如所属领域的技术人员将理解，晶体管的装置特性还跨越变化的温度及供应电压而彼此跟踪。
本发明实施例的保持器电路实施例可减轻工艺变化对Vccmin的影响。举例来说，如上文所论述，长通道NMOS晶体管127与NMOS读出晶体管332通常跨越工艺变化具有类似装置特性，这是因为其为相同装置类型，即，NMOS晶体管。举例来说，强长通道NMOS晶体管127通常具有与强NMOS读出晶体管332类似的装置特性。在这些晶体管的强装置特性的情况下，保持器电路产生强偏置电流，所述强偏置电流作为保持器电流镜射到位线上。
同时，强NMOS读出晶体管332经由SRAM 312中的晶体管330提供到接地的低电阻路径。尽管保持器电路为“强”，但读出晶体管的电阻是低的，使得在读取位线应该处于逻辑低电压处或附近时，所述读取位线放电。因此，针对读取位线上的感测操作，SRAM单元的Vccmin被最小化，这是因为读取位线电压由于强NMOS读出晶体管332而处于既定逻辑低电压处或附近。
图4描绘根据本发明的实施例的用于维持存储器位线上的电压的方法400。在一实施例中，图2及3中的SRAM装置200及300中的每一者可分别执行方法400的操作。
在操作410中，将偏置电流镜射到多个电流镜晶体管以产生保持器电流。在一实施例中，使用长通道、n类型金属氧化物半导体场效应晶体管连接到二极管连接的p通道金属氧化物半导体场效应晶体管(例如，图1到3的偏置电流产生器125中的长通道NMOS晶体管127及PMOS晶体管126)来产生偏置电流。根据一实施例，保持器电路基于二极管连接的p通道金属氧化物半导体场效应晶体管的大小与多个电流镜晶体管中的每一者的大小的比率。
在操作420中，将保持器电流从多个电流镜晶体管传递到相应多个开关。在一实施例中，当传递保持器电流时，存储器单元的读出端口的一或多个装置特性被跟踪。
在操作430中，当相应多个存储器位线在特定电压范围内时，将保持器电流从多个开关传递到所述多个位线。在一实施例中，所述特定电压范围是包含逻辑高电压(例如，1.2V、1.8V、2.4V、3.3V或5V的电力供应电压)的电压范围。
基于以上描述，本发明的实施例可描述为存储器装置、保持器电路及方法。
所述存储器装置的一实施例包含存储器阵列及保持器电路。所述存储器阵列包含耦合到存储器单元的多个位线。所述保持器电路包含多个开关及一电流镜电路。所述多个开关分别耦合到所述多个位线。所述电流镜电路经配置以将偏置电流镜射到分别耦合到所述多个开关的多个电流镜晶体管。
所述保持器电路的一实施例包含多个开关及一电流镜电路。所述多个开关包含反相器及传递晶体管。所述电流镜电路经配置以将偏置电流镜射到分别耦合到所述多个开关的多个电流镜晶体管。
所述方法的一实施例包含三个操作。首先，将偏置电压施加到多个电流镜晶体管以产生从偏置产生器镜射的保持器电流。第二，将所述保持器电流从所述多个电流镜晶体管传递到相应多个开关。第三，将所述保持器电流从所述多个开关传递到相应多个存储器位线。
前述揭示内容概述数个实施例的构件，使得所属领域的技术人员可更好地理解本发明实施例的各方面。所属领域的技术人员应了解，其可容易地使用本发明实施例作为用于设计或修改其它工艺及结构以执行与本文中所引入的实施例相同的目的及/或实现与本文中所引入的实施例相同的优点的基础。所属领域的技术人员还应认识到，此类等效构造不背离本发明实施例的精神及范围，且其可在不背离本发明实施例的精神及范围的情况下在本文中做出各种改变、替代及更改。

Claims (1)

1.一种存储器装置，其包括：
存储器阵列，其包括耦合到存储器单元的多个位线；及
保持器电路，其包括：
多个开关，其分别耦合到所述多个位线；及
电流镜电路，其经配置以将偏置电流镜射到分别耦合到所述多个开关的多个电流镜晶体管。
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