CN110491424A - 一种延时链多行读取阵列和补偿电路结构 - Google Patents

一种延时链多行读取阵列和补偿电路结构 Download PDF

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Abstract

本发明公开了一种延时链多行读取阵列和补偿电路结构，所述电路结构包括延时链电路信号产生电路、6T单元阵列电路和电流镜补偿电路，其中：PMOSFET晶体管M0的源极接VDD，漏极与PMOSFET晶体管M1的漏极连接，栅极连接控制信号WLB3，WLB3信号是由延时链电路信号产生电路产生的控制信号8T、4T、2T、1T中的8T控制信号；PMOSFET晶体管M1的源极连接NMOSFET晶体管M2的漏极和栅极，并和NMOSFET晶体管M3的栅极连接；PMOSFET晶体管M1的栅极连接至BLB；NMOSFET晶体管M2的源极连接地；NMOSFET晶体管M3的漏极连接BLB，且该NMOSFET晶体管M3的源极连接地；利用WLB3信号和PMOSFET晶体管来控制所述电流镜补偿电路的开启，位线(BLB)通过复制的电流通路放电，从而达到补偿的目的。

Description

一种延时链多行读取阵列和补偿电路结构
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种延时链多行读取阵列和补偿电路结构。
背景技术
近年来，随着机器学习、边缘计算等一些应用领域的迅速发展，对计算速度以及能量效率有了更高的要求。然而传统的冯诺依曼结构计算机其计算与存储分离的特点是阻碍这些应用发展的一个重要因素，为了克服这些传统的冯诺依曼结构所带来的计算限制，提出存内计算的概念。存内计算的优点在于无需把数据传送到处理器中，这样就节省了大量的数据存取的能量。它能够实现多行读取，而传统的SRAM在一次数据读取的进程中只能读取一行数据。存内计算中对多行数据同时进行读取操作，从而减少了内存访问的次数，增加了数据的吞吐量。
多行读取在存内计算中有着重要的地位。多行读取就是多行字线同时开启，多个6T单元同时放电，利用WL的脉冲宽度来调制ΔVBL的下降幅度，即该技术就是将存储在SRAM中将较高位的单元放电时间延长，较低位的单元放电时间缩短，达到加权读取的效果。它是通过二进制加权WL的脉冲宽度来调制位线(BL/BLB)上的电压降从而读取6T单元中的数据。它的准确度可能会影响计算的准确度。位线(BL/BLB)在放电时，当放电到一定电压时放电速度会变慢，整个放电的波形会有一个弧度，这样在读取电压降得时候，较大的二进制数(例如1111b’)和较小的二进制数(例如0001b’)并不严格成比例，这样会产生计算误差，现有技术还无法解决上述问题。
发明内容
本发明提供一种延时链多行读取阵列和补偿电路结构，利用该电路可以更好的追踪普通位线在读操作中的放电情况，对放电量进行补偿，从而实现更精确的存内计算。
本发明的目的是通过以下技术方案实现的：
一种延时链多行读取阵列和补偿电路结构，所述电路结构包括延时链电路信号产生电路、6T单元阵列电路和电流镜补偿电路，其中：
所述延时链电路信号产生电路利用延时链电路来产生控制字线WL的信号，该延时链电路信号产生电路的主要器件为反相器，前一个反相器的输出连接后一个反相器的输入，串联在一起，通过调节反相器数目和规格参数得到成比例的脉冲信号，将输出的脉冲信号与WL信号相接成与门的两个输入端，得到控制信号8T，4T，2T和1T，并输入到所述6T单元阵列电路；
所述6T单元阵列电路包括单元I0，I1、I2、I3和6T，其中，所述单元I0是一个交叉耦合的反相器，它与传统的6T单元中交叉耦合反相器是一样的，整个阵列是6T单元阵列；
所述电流镜补偿电路包括PMOSFET晶体管M0、PMOSFET晶体管M1、NMOSFET晶体管M2、NMOSFET晶体管M3，其中：
PMOSFET晶体管M0的源极接VDD，漏极与PMOSFET晶体管M1的漏极连接，栅极连接控制信号WLB3，其中该控制信号WLB3是由所述延时链电路信号产生电路产生的控制信号8T、4T、2T、1T中的8T控制信号；
PMOSFET晶体管M1的源极连接NMOSFET晶体管M2的漏极和栅极，并和NMOSFET晶体管M3的栅极连接，PMOSFET晶体管M1的栅极连接至位线BLB，当电压达到PMOS管开启所需的电压时，该电流镜补偿电路开始工作；
NMOSFET晶体管M2的源极连接地；
NMOSFET晶体管M3的漏极连接位线BLB，且该NMOSFET晶体管M3的源极连接地；
利用WLB3信号和PMOSFET晶体管来控制所述电流镜补偿电路的开启，位线BLB通过复制的电流通路放电，从而达到补偿的目的。
由上述本发明提供的技术方案可以看出，利用上述电路可以更好的追踪普通位线在读操作中的放电情况，从而实现更精确的存内计算。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的延时链多行读取阵列和补偿电路结构示意图；
图2为本发明实施例所提供延时链电路信号产生电路的放大示意图；
图3为本发明实施例提供的电流镜补偿电路结构示意图；
图4为本发明所举实例数据有补偿和无补偿后积分非线性(INL)数据对比示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提出的电路结构是针对6T SRAM多行读操作中位线(BL和BLB)放电非线性的情况进行补偿的方案，下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的延时链多行读取阵列和补偿电路结构示意图，该电路结构具体包括：延时链电路信号产生电路、6T单元阵列电路和电流镜补偿电路，其中：
所述延时链电路信号产生电路利用延时链电路来产生控制字线WL的信号，如图1左侧的电路结构，该延时链电路信号产生电路的主要器件为反相器，前一个反相器的输出连接后一个反相器的输入，串联在一起，通过调节反相器数目和规格参数得到成比例的脉冲信号，将输出的脉冲信号与WL信号相接成与门的两个输入端，得到控制信号8T，4T，2T和1T，并输入到所述6T单元阵列电路；
所述6T单元阵列电路包括单元I0，I1、I2、I3和6T，其中：单元I0是一个交叉耦合的反相器，它与传统的6T单元中交叉耦合反相器是一样的，整个阵列是6T单元阵列；为了便于描述，耦合反相器做成了独立的单元I0，如图1右侧的电路结构所示，单元I0的具体电路连接关系为：
PMOSFET晶体管P6的漏极，与NMOSFET晶体管N5的漏极、PMOSFET晶体管P7的栅极、NMOSFET晶体管N6的栅极连接；
PMOSFET晶体管P7的漏极，与PMOSFET晶体管P6的栅极、NMOSFET晶体管N5的栅极、NMOSFET晶体管N6的漏极连接；
NMOSFET晶体管N5的源极与NMOSFET晶体管N6的源极相接并接地；
PMOSFET晶体管P6的源极与PMOSFET晶体管P7的源极相接并接VDD；
NMOSFET晶体管N7的漏极与I0单元中PMOSFET晶体管P6的漏极及NMOSFET晶体管N5的漏极电连接，NMOSFET晶体管N7的栅极与NMOSFET晶体管N8的栅极电连接，NMOSFET晶体管N7的源极接位线BL；
NMOSFET晶体管N8的漏极与PMOSFET晶体管P7的漏极及NMOSFET晶体管N6的漏极电连接，NMOSFET晶体管N8的源极接位线BLB；
NMOSFET晶体管N7的栅极和NMOSFET晶体管N8栅极连接并连接字线WL。
剩余的单元I1、I2、I3的连接关系与单元I0相同。
如图1右侧的电路，6T单元的电路结构具体为：VDD和PMOSFET晶体管P1的源极电连接，同时VDD也与PMOSFET晶体管P2的源极电连接；NMOSFET晶体管N1的源极NMOSFET晶体管N2的源极电连接并接地；
PMOSFET晶体管P1的漏极，与PMOSFET晶体管P2的栅极、NMOSFET晶体管N2的栅极、NMOSFET晶体管N1的漏极电连接；
PMOSFET晶体管P2的漏极，与PMOSFET晶体管P1的栅极、NMOSFET晶体管N1的栅极、NMOSFET晶体管N2的漏极连接；
NMOSFET晶体管N3的漏极与PMOSFET晶体管P1的漏极及NMOSFET晶体管N1的漏极电连接，NMOSFET晶体管N3的栅极与NMOSFET晶体管N4的栅极连接，NMOSFET晶体管N3的源极接位线BL；
NMOSFET晶体管N4的漏极与PMOSFET晶体管P2的漏极及NMOSFET晶体管N2的漏极电连接，NMOSFET晶体管N4的源极接位线BLB；
NMOSFET晶体管N3的栅极和NMOSFET晶体管N4栅极连接并连接地。
如图2所示为本发明实施例所提供延时链电路信号产生电路的放大示意图，所述控制信号8T，4T，2T、1T与所述6T单元阵列电路的连接关系为：
PMOSFET晶体管P4的栅极与PMOSFET晶体管P5的栅极相连，并接预充电压Precharge_B，Precharge_B接VDD；
PMOSFET晶体管P4的源极与PMOSFET晶体管P5的源极相连并接VDD；PMOSFET晶体管P4的漏极与余下的NMOSFET晶体管N7，N9，N11，N13的漏极相接；
PMOSFET晶体管P5的漏极与余下的NMOSFET晶体管N8，N10，N12，N14的漏极相接；
NMOSFET晶体管N7的栅极与NMOSFET晶体管N8的栅极相接，并接8T控制信号；
NMOSFET晶体管N9的栅极与NMOSFET晶体管N10的栅极相接，并接4T控制信号；
NMOSFET晶体管N11的栅极与NMOSFET晶体管N12的栅极相接，并接2T控制信号；
NMOSFET晶体管N13的栅极与NMOSFET晶体管N14的栅极相接，并接1T控制信号。
如图3所示为本发明实施例提供的电流镜补偿电路结构的放大示意图，所述电路主要包括PMOSFET晶体管M0、PMOSFET晶体管M1、NMOSFET晶体管M2、NMOSFET晶体管M3，其中：
PMOSFET晶体管M0的源极接VDD，漏极与PMOSFET晶体管M1的漏极连接，栅极连接控制信号WLB3，其中该控制信号WLB3是由所述延时链电路信号产生电路产生的控制信号8T、4T、2T、1T中的8T控制信号；
PMOSFET晶体管M1的源极连接NMOSFET晶体管M2的漏极和栅极，并和NMOSFET晶体管M3的栅极连接，PMOSFET晶体管M1的栅极连接至位线BLB，当电压达到PMOS管开启所需的电压时，该电流镜补偿电路开始工作；
NMOSFET晶体管M2的源极连接地；
NMOSFET晶体管M3的漏极连接位线BLB，且该NMOSFET晶体管M3的源极连接地；
利用WLB3信号和PMOSFET晶体管来控制所述电流镜补偿电路的开启，位线BLB通过复制的电流通路放电，从而达到补偿的目的。
具体实现中，有另外一个对称的电流镜补偿电路连接到位线BL上，位线BL上的电流镜补偿电路与位线BLB上的电流镜补偿电路结构相同，只是PMOSFET晶体管M1的栅极连接至位线BL，NMOSFET晶体管M3的漏极连接位线BL。
该电流镜补偿电路的原理具体为：
通过一个PMOS管M0用WLB3作为控制信号控制电流镜的开启和关闭，即当6T单元开始进行读操作时位线BLB电压下降到一定值的时候电流镜开始工作；由于工作在饱和区的MOS管构成一个连接源和漏的电流源，电流镜的IREF可用位线BLB信号控制PMOS管M1产生；电流镜右半部分M3复制此电流使位线(BLB)利用一个NMOS管放电。根据工作在饱和区的MOS管ID的公式，位线(BLB)的补偿电流大小可由调整M2与M3的尺寸的比例来控制。
由于是在较低电压处进行电流补偿，因此用位线BLB信号控制PMOS管而非NMOS管来形成被复制的电流(如图3中的IREF)，具体工作过程为：BLB放电到PMOS管开启所需的电压和WLB3的Vth较低时，电流镜开始工作；IOUT(BLB信号)以一定比例复制IREF，通过M3放电；当WLB3过高时，电流镜停止工作，否则BLB会继续放电(因为电压足够低)。
为了更加清晰地展现出本发明所提供技术方案及所产生的技术效果，下面结合附图将本发明实施例所提供的电流镜补偿电路补偿过的电路数据和无补偿的电路的数据作对比，具体为：
如图4为本发明所举实例数据有补偿和无补偿后积分非线性(INL)数据对比示意图，对其进行了蒙特卡洛仿真测量了无电流镜补偿时，从0000b’到1111b’BLB放电量数据，计算得出积分非线性(INL)值；然后再测量了有电流镜补偿时，从0000b’到1111b’位线BLB放电量的值，计算得出的INL值明显下降。
还测试了-55℃,-40℃，27℃，100℃和150℃的数据，并对其进行了蒙特卡洛仿真，从0000b’到1111b’位线BLB放电量的值，计算得出的INL值。
通过图4的数据对比示意图可知：通过蒙特卡洛仿真数据表明有电流镜补偿的时候，INL值比没有电流镜补偿的INL值更小，说明线性度在补偿之后变好。且在不同的温度情况下电流镜补偿后均比无补偿时线性度变好了。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (4)

1.一种延时链多行读取阵列和补偿电路结构，其特征在于，所述电路结构包括延时链电路信号产生电路、6T单元阵列电路和电流镜补偿电路，其中：
所述延时链电路信号产生电路利用延时链电路来产生控制字线WL的信号，该延时链电路信号产生电路的主要器件为反相器，前一个反相器的输出连接后一个反相器的输入，串联在一起，通过调节反相器数目和规格参数得到成比例的脉冲信号，将输出的脉冲信号与WL信号相接成与门的两个输入端，得到控制信号8T，4T，2T和1T，并输入到所述6T单元阵列电路；
所述6T单元阵列电路包括单元I0，I1、I2、I3和6T，其中，所述单元I0是一个交叉耦合的反相器，它与传统的6T单元中交叉耦合反相器是一样的，整个阵列是6T单元阵列；
所述电流镜补偿电路包括PMOSFET晶体管M0、PMOSFET晶体管M1、NMOSFET晶体管M2、NMOSFET晶体管M3，其中：
PMOSFET晶体管M0的源极接VDD，漏极与PMOSFET晶体管M1的漏极连接，栅极连接控制信号WLB3，其中该控制信号WLB3是由所述延时链电路信号产生电路产生的控制信号8T、4T、2T、1T中的8T控制信号；
PMOSFET晶体管M1的源极连接NMOSFET晶体管M2的漏极和栅极，并和NMOSFET晶体管M3的栅极连接，PMOSFET晶体管M1的栅极连接至位线BLB，当电压达到PMOS管开启所需的电压时，该电流镜补偿电路开始工作；
NMOSFET晶体管M2的源极连接地；
NMOSFET晶体管M3的漏极连接位线BLB，且该NMOSFET晶体管M3的源极连接地；
利用WLB3信号和PMOSFET晶体管来控制所述电流镜补偿电路的开启，位线BLB通过复制的电流通路放电，从而达到补偿的目的。
2.如权利要求1所述延时链多行读取阵列和补偿电路结构，其特征在于，所述控制信号8T，4T，2T、1T与所述6T单元阵列电路的连接关系为：
PMOSFET晶体管P4的栅极与PMOSFET晶体管P5的栅极相连，并接预充电压Precharge_B，Precharge_B接VDD；
PMOSFET晶体管P4的源极与PMOSFET晶体管P5的源极相连并接VDD；PMOSFET晶体管P4的漏极与余下的NMOSFET晶体管N7，N9，N11，N13的漏极相接；
PMOSFET晶体管P5的漏极与余下的NMOSFET晶体管N8，N10，N12，N14的漏极相接；
NMOSFET晶体管N7的栅极与NMOSFET晶体管N8的栅极相接，并接8T控制信号；
NMOSFET晶体管N9的栅极与NMOSFET晶体管N10的栅极相接，并接4T控制信号；
NMOSFET晶体管N11的栅极与NMOSFET晶体管N12的栅极相接，并接2T控制信号；
NMOSFET晶体管N13的栅极与NMOSFET晶体管N14的栅极相接，并接1T控制信号。
3.如权利要求1所述延时链多行读取阵列和补偿电路结构，其特征在于，所述6T单元阵列电路中单元I0的具体电路连接关系为：
PMOSFET晶体管P6的漏极，与PMOSFET晶体管P7的栅极、NMOSFET晶体管N6的栅极、NMOSFET晶体管N5的漏极电连接；
PMOSFET晶体管P7的漏极，与PMOSFET晶体管P6的栅极、NMOSFET晶体管N5的栅极、NMOSFET晶体管N6的漏极连接；
NMOSFET晶体管N5的源极与NMOSFET晶体管N6的源极相接并接地；
PMOSFET晶体管P6的源极与PMOSFET晶体管P7的源极相接并接VDD；
NMOSFET晶体管N7的漏极与I0单元中PMOSFET晶体管P6的漏极及NMOSFET晶体管N5的漏极电连接，NMOSFET晶体管N7的栅极与NMOSFET晶体管N8的栅极电连接，NMOSFET晶体管N7的源极接位线BL；
NMOSFET晶体管N8的漏极与PMOSFET晶体管P7的漏极及NMOSFET晶体管N6的漏极电连接，NMOSFET晶体管N8的源极接位线BLB；
NMOSFET晶体管N7的栅极和NMOSFET晶体管N8栅极连接并连接字线WL。
4.如权利要求1所述延时链多行读取阵列和补偿电路结构，其特征在于，所述6T单元阵列电路中6T单元的电路结构具体为：
VDD和PMOSFET晶体管P1的源极电连接，同时VDD也与PMOSFET晶体管P2的源极电连接；NMOSFET晶体管N1的源极NMOSFET晶体管N2的源极电连接并接地；
PMOSFET晶体管P1的漏极，与PMOSFET晶体管P2的栅极、NMOSFET晶体管N2的栅极、NMOSFET晶体管N1的漏极电连接；
PMOSFET晶体管P2的漏极，与PMOSFET晶体管P1的栅极、NMOSFET晶体管N1的栅极、NMOSFET晶体管N2的漏极连接；
NMOSFET晶体管N3的漏极与PMOSFET晶体管P1的漏极及NMOSFET晶体管N1的漏极电连接，NMOSFET晶体管N3的栅极与NMOSFET晶体管N4的栅极连接，NMOSFET晶体管N3的源极接位线BL；
NMOSFET晶体管N4的漏极与PMOSFET晶体管P2的漏极及NMOSFET晶体管N2的漏极电连接，NMOSFET晶体管N4的源极接位线BLB；
NMOSFET晶体管N3的栅极和NMOSFET晶体管N4栅极连接并连接地。
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