TW201800889A - 具有保持電路的記憶體 - Google Patents

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Abstract

本發明實施例揭示一種具有保持電路之記憶體裝置。該記憶體裝置(i)改良該裝置之記憶體單元與該保持電路之間的電流追蹤，(ii)改良用於記憶體操作之Vccmin，且(iii)具有高效電路佈局。該記憶體裝置包含具有耦合至該等記憶體單元之複數個位元線之記憶體陣列。該保持電路包含複數個開關及一電流鏡電路。該複數個開關分別耦合至該複數個位元線。該電流鏡電路將偏壓電流鏡射至分別耦合至該複數個開關之複數個電流鏡電晶體。

Description

具有保持電路的記憶體
本發明實施例係有關具有保持電路的記憶體。
本發明實施例一般而言係關於靜態隨機存取記憶體(SRAM)。 SRAM係通常用於需要高速資料存取之計算應用中之一種類型之半導體記憶體。舉例而言，快取記憶體應用使用SRAM來儲存頻繁存取之資料(例如，由中央處理單元存取之資料)。 SRAM之單元結構及架構達成高速資料存取。SRAM單元包含雙穩態正反器結構及將電壓自位元線傳遞至正反器結構之電晶體。典型SRAM架構包含一或多個記憶體單元陣列及支援電路。每一SRAM陣列之記憶體單元配置成若干列及若干行。對列中之記憶體單元之存取由「字線」控制。資料在「位元線」上傳送至記憶體單元中(寫入操作)及自記憶體單元傳送出來(讀取操作)。針對每一行記憶體單元存在至少一個位元線。支援電路包含位址及驅動器電路以經由字線及位元線存取SRAM單元中之每一者以進行各種SRAM操作。
根據本發明一實施例，一種記憶體裝置包括：記憶體陣列，其包括耦合至記憶體單元之複數個位元線；及保持電路，其包括複數個開關及電流鏡電路，該複數個開關分別耦合至該複數個位元線，該電流鏡電路其經組態以將偏壓電流鏡射至分別耦合至該複數個開關之複數個電流鏡電晶體。 根據本發明之另一實施例，一種保持電路包括：複數個開關，其中該複數個開關中之每一者包括一反相器及一傳遞電晶體；及一電流鏡電路，其經組態以將一偏壓電流鏡射至分別耦合至該複數個開關之複數個電流鏡電晶體。 根據本發明之又一實施例，一種方法包括：將一偏壓電流鏡射至複數個電流鏡電晶體以產生一保持電流；將該保持電流自該複數個電流鏡電晶體傳遞至各別複數個開關；及將該保持電流自該複數個開關傳遞至各別複數個記憶體位元線。
以下揭露內容提供用於實施所提供標的物之不同特徵之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本發明。此等僅係實例且不意欲具有限制性。另外，本發明在各種實例中重複元件符號及/或字母。此重複係出於簡化及清晰目的，且除非另外指示，否則其自身並不指示所論述之各種實施例及/或組態之間的關係。 以下揭露內容闡述SRAM之態樣。為了易於解釋，揭示特定SRAM電路元件及控制邏輯以促進對不同實施例之說明。熟習此項技術者將理解，SRAM亦包含其他電路元件及控制邏輯。此等其他電路元件及控制邏輯在本發明之精神及範疇內。 圖1繪示根據本發明之實施例之具有保持電路之記憶體裝置。記憶體裝置100包含記憶體陣列110及保持電路120。出於解釋目的，記憶體陣列110由記憶體單元1120 至112N 表示。記憶體單元1120 至112N 分別連接至位元線1140 至114N 。在圖1中，出於簡化及解釋目的，僅展示記憶體陣列110之一列記憶體單元。而且，記憶體陣列110具有「N」行。熟習此項技術者將認識到，記憶體陣列110中之記憶體單元1120 至112N 配置成若干列及若干行，且記憶體陣列110可具有一個以上列及多於或少於「N」行。 保持電路120維持位元線1140 至114N 上之預充電電壓(例如，邏輯高電壓處或附近之電壓)。具體而言，若位元線1140 至114N 應該充電至邏輯高電壓，則保持電路120經設計以輔助使該等位元線「保持」充電至邏輯高電壓處或附近(例如，1.2 V、1.8 V、2.4V、3.3 V或5 V之電力供應電壓處或附近)之電壓。保持電路120足夠強以抵抗原本將致使位元線錯誤地放電之洩露及雜訊。相反地，若位元線1140 至114N 被設定為邏輯低電壓處或附近(例如，接地或0 V處或附近)之電壓，則保持電路120經設計得足夠弱以允許位元線1140 至114N 在其等應該放電至邏輯低電壓時放電。保持電路120耦合至記憶體陣列110中之複數個位元線。在一實施例中，保持電路120可耦合至2、4、8、16、32或更多個位元線。而且，在一實施例中，保持電路120可耦合至1、3、5、7、9或更多個位元線。 保持電路120包含開關1220 至122N 、偏壓電流產生器125及電流鏡電晶體1280 至128N 。在一實施例中，開關1220 至122N 分別耦合至記憶體陣列110中之位元線1140 至114N 。在一實施例中，電流鏡電晶體1280 至128N 分別耦合至開關1220 至122N 。 開關1220 至122N 中之每一者包含反相器123及傳遞裝置124。在一實施例中，傳遞裝置124係p通道金屬氧化物半導體場效電晶體(「PMOS電晶體」)。當位元線1140 至114N 被設定為邏輯低電壓時，反相器1230 至123N 輸出邏輯高電壓。反相器之輸出連接至傳遞裝置1240 至124N 之控制端子(例如，PMOS電晶體1240 至124N 之閘極端子)。在邏輯高電壓被施加至傳遞裝置1240 至124N 之控制端子之情況下，該等傳遞裝置不將電流鏡電晶體1280 至128N 分別電連接至位元線1140 至114N 。 當位元線1140 至114N 被預充電至邏輯高電壓時，開關1220 至122N 將電流鏡電晶體1280 至128N 分別電連接至位元線1140 至114N 。反相器1230 至123N 將邏輯低電壓輸出至傳遞裝置1240 至124N 之控制端子(例如，PMOS電晶體1240 至124N 之閘極端子)。因此，傳遞裝置1240 至124N 將電流自電流鏡電晶體1280 至128N 分別傳遞至位元線1140 至114N 。自電流鏡電晶體1280 至128N 分別至位元線1140 至114N 之電流使位元線1140 至114N 維持或「保持」充電至邏輯高電壓處或附近之電壓。來自電流鏡電晶體1280 至128N 之電流亦稱為「保持電流」。 保持電流基於由偏壓電流產生器125產生之電流。偏壓電流產生器125包含n通道MOSFET 127 (「NMOS電晶體127」)及負載裝置126。在一實施例中，NMOS電晶體127係長通道電晶體。根據一實施例，長通道NMOS電晶體127之閘極長度可介於20 nm與30 nm之間。長通道電晶體係具有足夠長之寬度及長度尺寸使得來自電晶體之通道之邊緣效應可被忽略之裝置。長通道裝置係此項技術中眾所周知的。在一實施例中，負載裝置126係主動裝置，例如二極體連接之PMOS電晶體。圖1中展示二極體連接之PMOS電晶體126，其中閘極連接至電晶體之汲極。 根據一實施例，電力供應電壓(例如，1.2 V、1.8V、2.4V、3.3 V或5 V)連接至PMOS電晶體126之源極端子且連接至長通道NMOS電晶體127之閘極端子。基於此等所施加電壓以及PMOS電晶體126及NMOS電晶體127之實體尺寸(例如，電晶體之閘極寬度及閘極長度)，由偏壓電流產生器125產生電流。由偏壓電流產生器125產生之電流亦稱為「偏壓電流」。 根據一實施例，偏壓電流由電晶體1280 至128N 中之每一者按一比率值鏡射。在一實施例中，該比率取決於PMOS電晶體126 (「PMOS_126」)之閘極尺寸及電流鏡電晶體128 (「CMT_ 128」)之閘極尺寸：比率值=[(W/L)PMOS_ 126 ]：[(W/L)CMT _128 ]。該比率可係1:1、2:1、4:1、8:1等。具體而言，在一實施例中，電流鏡電晶體128之閘極寬度經定大小為等於或小於PMOS電晶體126之閘極寬度以達成所要比率。舉例而言，若偏壓電流產生器125產生80μA之偏壓電流且所要保持電流係10μA，則電流鏡電晶體128之閘極寬度可經定大小為PMOS電晶體126之閘極寬度之1/8以達成所要保持電流。 以上保持電路實施例之優點係長通道NMOS電晶體127之閘極長度不必係顯著大小(例如，90 nm)，使得不需要佈局中之「禁用(keep-out)」區域。熟習此項技術者將認識到，當將電晶體設計為具有長於特定長度之閘極結構時，存在佈局約束。此等佈局約束通常基於用於製作電晶體之技術節點或製程技術。此等約束包含其中其他裝置結構不可放在距長通道裝置之預定距離內之禁用區域。長通道裝置及其相關聯禁用區域可耗用大量區域。在以上保持電路實施例中，所要保持電流可藉由以下操作由電流鏡電晶體1280 至128N 經由各別開關1220 至122N 傳遞至位元線1140 至114N ：(i)減小長通道NMOS電晶體127之閘極長度以避免佈局中之禁用區域；及(ii)將PMOS電晶體126及電流鏡電晶體1280 至128N 適當地定大小以達成所要保持電路。 以上保持電路實施例之另一優點係大小。如上文所闡述，一個偏壓電流產生器125由多個電流鏡電晶體1280 至128N 及開關1220 至122N 共用以將保持電流提供至多個位元線1140 至114N 。此與針對每一位元線皆需要一偏壓電流產生器之其他保持電路設計形成對比；因此，此等設計之佈局針對每一位元線需要長通道裝置。針對每一位元線之長通道裝置耗用大量區域。本發明之實施例藉由多個位元線共用一個長通道裝置而耗用較少區域。 以上保持電路實施例之其他優點包含：(i) SRAM單元與保持電路120之間的經改良電流追蹤及(ii)用於SRAM操作之經改良Vccmin。下文關於圖2及3更詳細地闡述此等優點。 圖2繪示根據本發明之實施例之具有保持電路120之SRAM裝置200。SRAM裝置200包含記憶體陣列210及保持電路120。保持電路120以與上文關於圖1所闡述相同之方式操作。 在圖2中，出於簡化及解釋目的，針對記憶體陣列210僅展示SRAM記憶體單元2120 至212N 之一列。而且，記憶體陣列210具有「N」行。如熟習此項技術者將理解，記憶體陣列210中之SRAM單元2120 至212N 配置成若干列及若干行，且記憶體陣列210可具有一個以上列及多於或少於「N」行。 在一實施例中，SRAM單元2120 至212N 中之每一者具有「6T」電路拓撲。每一SRAM單元212包含由電晶體222、224、226及228構成之雙穩態正反器結構以及傳遞電晶體218及220 (亦分別稱為「讀出埠218」及「讀出埠220」)。傳遞電晶體218及220由施加至字線240之電壓控制；此電壓由字線驅動器提供，圖2中為了簡化而未展示字線驅動器。傳遞電晶體218及傳遞電晶體220將SRAM之雙穩態正反器結構分別電連接至位元線BL 216及位元線BLB 214 (亦稱為「位元線216」及「位元線214」)。符號「BL」係指位元線，且符號「BLB」係指「BL」之補充；位元線對BL/BLB概念係此項技術中眾所周知的。熟習此項技術者將認識到，其他SRAM電路拓撲(例如，「8T」、「10T」、「12T」及「14T」電路拓撲)可藉助本發明之實施例實施。 在一實施例中，保持電路120維持位元線2140 至214N 上之預充電電壓(例如，邏輯高電壓處或附近之電壓)。舉例而言，若位元線2140 至214N 被預充電至邏輯高電壓處或附近之電壓，則保持電路120將保持電流(例如，10 μA)傳遞至該等位元線以維持該電壓。 保持電路120補償存在於SRAM單元212中之洩露電流。舉例而言，在位元線214上具有邏輯高電壓處或附近之經預充電電壓時，貫穿傳遞電晶體220及SRAM之雙穩態正反器結構中之電晶體228存在至接地之「洩露」路徑。來自此洩露路徑之洩露電流可將位元線214上之經預充電電壓放電。來自保持電路120之保持電流足夠強以補償此洩露電流(例如，保持電流大於洩露電流)且維持位元線214上之電壓。相反，保持電流亦足夠小，使得在位元線214應該放電至邏輯低電壓處或附近之電壓時，選定SRAM單元212可將該等位元線放電。舉例而言，保持電流可大於洩露電流但小於預定電流，使得選定SRAM單元212可將位元線214放電。 SRAM裝置200中之保持電路120具有許多優點。除上文關於圖1所闡述之長通道NMOS電晶體127之閘極長度優點及針對多個位元線一個偏壓電流產生器125優點外，SRAM裝置200中之保持電路120亦提供(i) SRAM單元與保持電路120之間的經改良電流追蹤及(ii)用於SRAM操作之經改良Vccmin。 由於長通道NMOS電晶體127與SRAM單元212中之傳遞裝置220為相同裝置類型，因此可達成SRAM單元212與保持電路120之間的電流追蹤之改良。如熟習此項技術者將理解，製程變化(例如，電晶體之長度、寬度及氧化物厚度之變化)可產生具有不同裝置特性之不同類型之電晶體。若電晶體係相同類型，則可減輕電路上之不同裝置特性之效應，此乃因特定類型之裝置之變化可能發生於具有相同裝置類型之其他裝置中。 舉例而言，若保持電路之偏壓電流產生器實施長通道PMOS電晶體(而非如同圖1及2之長通道NMOS電晶體)來產生偏壓電流，則在保持電路與SRAM單元中之傳遞裝置之間可發生效能不匹配。SRAM單元中之傳遞裝置係NMOS電晶體，例如，圖2之SRAM單元212中之傳遞裝置218及220。並且，由於製程變化，長通道PMOS電晶體可具有「強」裝置特性(例如，閘極寬度被製作為寬於目標寬度及/或閘極長度被製作為短於目標長度)，而NMOS傳遞電晶體可具有「弱」裝置特性(例如，閘極寬度被製作為短於目標寬度及/或閘極長度被製作為長於目標長度)。在此不匹配情境中，保持電路可產生偏壓電流(其作為保持電流鏡射至位元線上)，該偏壓電流太強而不能在位元線應該放電至邏輯低電壓處或附近之電壓(例如，接地或0 V)時將該位元線放電。此不能夠將位元線放電至邏輯低電壓處或附近之電壓進一步被弱NMOS傳遞電晶體加劇，該弱NMOS傳遞電晶體可經由SRAM之雙穩態正反器結構中之電晶體(例如，圖2之SRAM單元212中之電晶體228)提供至接地之高電阻路徑。 相反地，由於製程變化，長通道PMOS電晶體可具有「弱」裝置特性，而NMOS傳遞電晶體可具有「強」裝置特性。在此不匹配情境中，保持電路可產生偏壓電流(其作為保持電流鏡射至位元線上)，該偏壓電流太弱而不能在位元線應該在邏輯高電壓(例如，1.2 V、1.8 V、2.4 V、3.3 V或5 V之電力供應電壓處或附近之電壓)處或附近時維持該位元線上之邏輯高電壓。此不能夠維持位元線上之電壓進一步被強NMOS傳遞電晶體加劇，該強NMOS傳遞電晶體可經由SRAM之雙穩態正反器結構中之電晶體(例如，圖2之SRAM單元212中之電晶體228)提供至接地之低電阻路徑。 以上不匹配之效應由本發明之保持電路實施例解決。具體而言，圖2之保持電路120中之偏壓電流產生器125包含用以產生偏壓電流之長通道NMOS電晶體127。如上文所論述，長通道NMOS電晶體127之閘極長度不必係顯著大小。因此，長通道NMOS電晶體127之閘極寬度及閘極長度尺寸可經定大小為較接近於其他NMOS電晶體(例如，圖2之SRAM單元212中之傳遞裝置218及220)。SRAM單元212中之傳遞裝置218及220亦係n通道MOS電晶體。由於長通道NMOS電晶體127、傳遞裝置218及傳遞裝置220係相同類型之MOS電晶體，因此此等裝置當中之製程變化通常針對此等裝置類似。電晶體之所得裝置特性(例如，電特性)亦通常類似。 舉例而言，弱長通道NMOS電晶體127將通常具有與弱NMOS傳遞電晶體220類似之裝置特性。在此等電晶體之弱裝置特性之情況下，保持電路產生作為保持電流鏡射至位元線上之弱偏壓電流。同時，弱NMOS傳遞電晶體220經由SRAM之雙穩態正反器結構中之電晶體(例如，圖2之SRAM單元212中之電晶體228)提供至接地之高電阻路徑。儘管保持電路係「弱」，但NMOS傳遞電晶體之電阻係高的，使得在位元線應該處於邏輯高電壓處或附近之電壓時，來自SRAM單元之洩露電流不將該位元線放電。 相反地，強長通道NMOS電晶體127將通常具有與強NMOS傳遞電晶體220類似之裝置特性。在此等電晶體之強裝置特性之情況下，保持電路產生作為保持電流鏡射至位元線上之強偏壓電流。同時，強NMOS傳遞電晶體220經由SRAM之雙穩態正反器結構中之電晶體(例如，圖2之SRAM單元212中之電晶體228)提供至接地之低電阻路徑。儘管保持電路係「強」，但NMOS傳遞電晶體之電阻係低的，使得在位元線應該處於邏輯低電壓處或附近之電壓時，來自SRAM單元之洩露電流將該位元線放電。 藉由使用相同類型之電晶體(即，用於電流偏壓產生器中之長通道裝置及SRAM單元中之傳遞裝置之NMOS電晶體)，此等電晶體之裝置特性可隨製程變化而彼此追蹤。而且，如熟習此項技術者將理解，電晶體之裝置特性(例如，電特性)亦跨越變化之溫度及供應電壓而彼此追蹤。 借助保持電路實施例之以上裝置追蹤特性，可達成較低Vccmin以進行SRAM操作。如熟習此項技術者將理解，Vccmin係指SRAM裝置執行讀取及寫入操作所需之最小電力供應電壓。在高電力供應Vcc電壓下，SRAM單元操作容限係大的，因此導致可靠讀取及寫入操作。然而，在低電力供應Vcc電壓下，SRAM單元雜訊容限減少。此雜訊容限之減少加上製程變化可顯著限制SRAM單元可操作之最小電力供應Vcc電壓(或Vccmin)。 本發明之保持電路實施例可減輕製程變化對Vccmin之影響。舉例而言，如上文所論述，圖2之長通道NMOS電晶體127、傳遞裝置218及傳遞裝置220通常跨越製程變化具有類似裝置特性，此乃因其係相同裝置類型，即NMOS電晶體。舉例而言，強長通道NMOS電晶體127通常具有與強NMOS傳遞電晶體220類似之裝置特性。在此等電晶體之強裝置特性之情況下，保持電路產生作為保持電流鏡射至位元線上之強偏壓電流。 同時，強NMOS傳遞電晶體220經由SRAM之雙穩態正反器結構中之電晶體(例如，圖2之SRAM單元212中之電晶體228)提供至接地之低電阻路徑。儘管保持電路係「強」，但NMOS傳遞電晶體之電阻係低的，使得在位元線應該處於邏輯低電壓時，來自SRAM單元之洩露電流將該位元線放電。因此，針對位元線上之感測操作，由於強長通道NMOS電晶體127與強NMOS傳遞電晶體220彼此追蹤(例如，追蹤彼此之電特性)，由於位元線電壓處於既定邏輯低電壓處或附近，因此SRAM單元之Vccmin被最小化。 圖3繪示根據本發明之實施例之具有保持電路120之多埠SRAM裝置300。SRAM裝置300包含記憶體陣列310及保持電路120。保持電路120以與上文關於圖1所闡述相同之方式操作。 在圖3中，出於簡化及解釋目的，針對記憶體陣列310僅展示SRAM記憶體單元3120 至312N 之一行。而且，記憶體陣列310具有「N」行。如熟習此項技術者將理解，記憶體陣列310中之SRAM單元3120 至312N 配置成若干列及若干行，且記憶體陣列310可具有一個以上列及多於或少於「N」行。 在一實施例中，SRAM單元3120 至312N 中之每一者具有「8T」(2埠)電路拓撲。每一SRAM單元312包含由電晶體322、324、326及328構成之雙穩態正反器結構以及傳遞電晶體318及320。傳遞電晶體318及320由施加至字線340之電壓控制；此電壓由字線驅動器提供，圖3中為了簡化而未展示字線驅動器。傳遞電晶體318及320將SRAM之雙穩態正反器結構電連接至位元線BL 316且電連接至位元線BLB 314 (亦分別稱為「位元線316」及「位元線314」)。 SRAM單元3120 至312N 中之每一者亦包含額外讀出埠。此額外讀出埠包含電晶體330及332。電晶體330由SRAM單元之內部節點處之電壓(即，電晶體326與328之間的內部節點處之電壓)控制。電晶體332由讀取字線350控制；此電壓由讀取字線驅動器提供，圖3中為了簡化而未展示讀取字線驅動器。電晶體332亦稱為「讀出電晶體332」或「讀出埠332」。讀出電晶體332連接至讀取位元線RBL 334 (亦稱為「讀取位元線334」)。若SRAM之雙穩態正反器結構之內部電壓處於邏輯高電壓(即，電晶體326與328之間的內部節點處之電壓)處或附近，則電晶體330將接地或0V傳遞至讀出電晶體332。並且，若將讀取字線線電壓施加至電晶體332，則接地或0 V被傳遞至讀取位元線RBL 334。熟習此項技術者將認識到，其他SRAM電路拓撲可借助本發明之實施例實施。 在一實施例中，保持電路120維持讀取位元線3340 至334N 上之預充電電壓(例如，邏輯高電壓)。舉例而言，若讀取位元線3340 至334N 被預充電至邏輯高電壓處或附近之電壓，則保持電路120將保持電流(例如，10 μA)傳遞至讀取位元線以維持邏輯高電壓。 保持電路120補償存在於SRAM單元312中之洩露電流。舉例而言，在讀取位元線334上具有邏輯高電壓處或附近之經預充電電壓之情況下，貫穿SRAM之額外讀出埠中之電晶體330及讀出電晶體332存在至接地之「洩露」路徑。來自此洩露路徑之洩露電流可將讀取位元線334上之經預充電電壓放電。來自保持電路120之保持電流足夠強以補償此洩露電流(例如，保持電流大於洩露電流)且維持讀取位元線334上之電壓。相反地，保持電流亦足夠弱以在讀取位元線334應該放電至邏輯低電壓處或附近之電壓時將該位元線放電。舉例而言，保持電流可大於洩露電流但小於預定電流，使得選定SRAM單元312可將位元線334放電。 SRAM裝置300中之保持電路120具有許多優點。除上文關於圖1所闡述之長通道NMOS電晶體127之閘極長度優點及一個偏壓電流產生器125用於多個位元線優點外，SRAM裝置300中之保持電路120亦提供(i) SRAM單元之額外讀出埠與保持電路120之間的經改良電流追蹤及(ii)用於SRAM操作之經改良Vccmin。 由於長通道NMOS電晶體127與SRAM單元312中之NMOS讀出電晶體332係相同裝置類型，因此可達成SRAM單元312與保持電路120之間的電流追蹤之改良。具體而言，圖3之保持電路120中之偏壓電流產生器125包含長通道NMOS電晶體127以產生偏壓電流。圖3之SRAM單元312中之讀出電晶體332亦係n通道MOS電晶體。 由於長通道NMOS電晶體127與NMOS讀出電晶體332係相同類型之MOS電晶體，因此此等裝置當中之製程變化針對該等裝置通常類似。舉例而言，弱長通道NMOS電晶體127通常具有與弱NMOS讀出電晶體332類似之裝置特性，例如，NMOS電晶體之閘極寬度被製作為短於目標寬度及/或NMOS電晶體之閘極長度被製作為長於目標長度。在此等電晶體之弱裝置特性之情況下，保持電路產生弱偏壓電流，該弱偏壓電流作為保持電流鏡射至位元線上。同時，弱NMOS讀出電晶體332經由SRAM 312中之電晶體330提供至接地之高電阻路徑。儘管保持電路係「弱」，但讀出電晶體之電阻係高的，使得在讀取位元線應該處於邏輯高電壓處或附近之電壓時，洩露電流不將該讀取位元線放電。 相反地，強長通道NMOS電晶體127通常具有與強NMOS讀出電晶體332類似之裝置特性，例如，NMOS電晶體之閘極寬度被製作為寬於目標寬度及/或NMOS電晶體之閘極長度被製作為短於目標長度。在此等電晶體之強裝置特性之情況下，保持電路產生強偏壓電流，該強偏壓電流作為保持電流鏡射至位元線上。同時，強NMOS讀出電晶體332經由SRAM 312中之電晶體330提供至接地之低電阻路徑。儘管保持電路係「強」，但讀出電晶體之電阻係低的，使得在讀取位元線應該處於邏輯低電壓處或附近時，洩露電流將該讀取位元線放電。 藉由使用相同類型之電晶體(即，用於電流偏壓產生器中之長通道裝置及SRAM單元中之讀出電晶體之NMOS電晶體)，此等電晶體之裝置特性隨製程變化而彼此追蹤。而且，如熟習此項技術者將理解，電晶體之裝置特性亦跨越變化之溫度及供應電壓而彼此追蹤。 本發明之保持電路實施例可減輕製程變化對Vccmin之影響。舉例而言，如上文所論述，長通道NMOS電晶體127與NMOS讀出電晶體332通常跨越製程變化具有類似裝置特性，此乃因其係相同裝置類型，即NMOS電晶體。舉例而言，強長通道NMOS電晶體127通常具有與強NMOS讀出電晶體332類似之裝置特性。在此等電晶體之強裝置特性之情況下，保持電路產生強偏壓電流，該強偏壓電流作為保持電流鏡射至位元線上。 同時，強NMOS讀出電晶體332經由SRAM 312中之電晶體330提供至接地之低電阻路徑。儘管保持電路係「強」，但讀出電晶體之電阻係低的，使得在讀取位元線應該處於邏輯低電壓處或附近時，該讀取位元線放電。因此，針對讀取位元線上之感測操作，SRAM單元之Vccmin被最小化，此乃因讀取位元線電壓由於強NMOS讀出電晶體332而處於既定邏輯低電壓處或附近。 圖4繪示根據本發明之實施例之用於維持記憶體位元線上之電壓之方法400。在一實施例中，圖2及3中之SRAM裝置200及300中之每一者可分別執行方法400之操作。 在操作410中，將偏壓電流鏡射至複數個電流鏡電晶體以產生保持電流。在一實施例中，使用長通道、n類型金屬氧化物半導體場效電晶體連接至二極體連接之p通道金屬氧化物半導體場效電晶體(例如，圖1至3之偏壓電流產生器125中之長通道NMOS電晶體127及PMOS電晶體126)來產生偏壓電流。根據一實施例，保持電路基於二極體連接之p通道金屬氧化物半導體場效電晶體之大小與複數個電流鏡電晶體中之每一者之大小之比率。 在操作420中，將保持電流自複數個電流鏡電晶體傳遞至各別複數個開關。在一實施例中，當傳遞保持電流時，記憶體單元之讀出埠之一或多個裝置特性被追蹤。 在操作430中，當各別複數個記憶體位元線在特定電壓範圍內時，將保持電流自複數個開關傳遞至該複數個位元線。在一實施例中，該特定電壓範圍係包含邏輯高電壓(例如，1.2V、1.8 V. 2.4V、3.3 V或5V之電力供應電壓)之電壓範圍。 基於以上說明，可將本發明之實施例闡述為記憶體裝置、保持電路及方法。 該記憶體裝置之一實施例包含記憶體陣列及保持電路。該記憶體陣列包含耦合至記憶體單元之複數個位元線。該保持電路包含複數個開關及一電流鏡電路。該複數個開關分別耦合至該複數個位元線。該電流鏡電路經組態以將偏壓電流鏡射至分別耦合至該複數個開關之複數個電流鏡電晶體。 該保持電路之一實施例包含複數個開關及一電流鏡電路。該複數個開關包含反相器及傳遞電晶體。該電流鏡電路經組態以將偏壓電流鏡射至分別耦合至該複數個開關之複數個電流鏡電晶體。 該方法之一實施例包含三個操作。首先，將偏壓電壓施加至複數個電流鏡電晶體以產生自偏壓產生器鏡射之保持電流。第二，將該保持電流自該複數個電流鏡電晶體傳遞至各別複數個開關。第三，將該保持電流自該複數個開關傳遞至各別複數個記憶體位元線。 前述揭露內容概述數個實施例之特徵，使得熟習此項技術者可更好地理解本發明之態樣。熟習此項技術者應瞭解，其可容易地使用本發明作為用於設計或修改其他製程及結構以執行與本文中所引入之實施例相同之目的及/或達成與本文中所引入之實施例相同之優點之基礎。熟習此項技術者亦應認識到，此類等效構造不脫離本發明之精神及範疇，且其可在不脫離本發明之精神及範疇之情況下在本文中做出各種改變、替代及更改。
110‧‧‧記憶體陣列
1120至112N‧‧‧記憶體單元
1140至114N‧‧‧位元線
120‧‧‧保持電路
1220至122N‧‧‧開關
1230至123N‧‧‧反相器
1240至124N‧‧‧傳遞裝置/p通道金屬氧化物半導體場效電晶體
125‧‧‧偏壓電流產生器
126‧‧‧負載裝置/p通道金屬氧化物半導體場效電晶體
127‧‧‧n通道金屬氧化物半導體場效電晶體/n通道金屬氧化物半導體場效電晶體/長通道n通道金屬氧化物半導體場效電晶體/強長通道n通道金屬氧化物半導體場效電晶體/弱長通道n通道金屬氧化物半導體場效電晶體
1280至128N‧‧‧電流鏡電晶體/電晶體
200‧‧‧靜態隨機存取記憶體裝置
210‧‧‧記憶體陣列
2120至212N‧‧‧靜態隨機存取記憶體單元
2140至214N‧‧‧位元線
240‧‧‧字線
300‧‧‧多埠靜態隨機存取記憶體裝置
310‧‧‧記憶體陣列
3120至312N‧‧‧靜態隨機存取記憶體單元
3340至334N‧‧‧讀取位元線
340‧‧‧字線
350‧‧‧讀取字線
當搭配附圖閱讀時，依據以下詳細說明最佳地理解本發明之態樣。應注意，根據行業中之標準實踐，各種構件未按比例繪製。實際上，為論述之清晰起見，可任意地增大或減小各種構件之尺寸。 圖1繪示根據本發明之實施例之具有保持電路之記憶體裝置。 圖2繪示根據本發明之實施例之具有保持電路之SRAM裝置。 圖3繪示根據本發明之實施例之具有保持電路之多埠SRAM裝置。 圖4繪示根據本發明之實施例用於維持記憶體位元線上之電壓電位之方法。
110‧‧‧記憶體陣列
1120至112N‧‧‧記憶體單元
1140至114N‧‧‧位元線
120‧‧‧保持電路
1220至122N‧‧‧開關
1230至123N‧‧‧反相器
1240至124N‧‧‧傳遞裝置/p通道金屬氧化物半導體場效電晶體
125‧‧‧偏壓電流產生器
126‧‧‧負載裝置/p通道金屬氧化物半導體場效電晶體
127‧‧‧n通道金屬氧化物半導體場效電晶體/n通道金屬氧化物半導體場效電晶體/長通道n通道金屬氧化物半導體場效電晶體/強長通道n通道金屬氧化物半導體場效電晶體/弱長通道n通道金屬氧化物半導體場效電晶體
1280至128N‧‧‧電流鏡電晶體/電晶體

Claims (1)

  1. 一種記憶體裝置，其包括： 記憶體陣列，其包括耦合至記憶體單元之複數個位元線；及 保持電路，其包括： 複數個開關，其分別耦合至該複數個位元線；及 電流鏡電路，其經組態以將偏壓電流鏡射至分別耦合至該複數個開關之複數個電流鏡電晶體。
TW105134633A 2016-03-25 2016-10-26 具有保持電路的記憶體 TW201800889A (zh)

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