JPH06215574A - メモリシステム - Google Patents
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- JPH06215574A JPH06215574A JP5341329A JP34132993A JPH06215574A JP H06215574 A JPH06215574 A JP H06215574A JP 5341329 A JP5341329 A JP 5341329A JP 34132993 A JP34132993 A JP 34132993A JP H06215574 A JPH06215574 A JP H06215574A
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Computer Hardware Design (AREA)
- Dram (AREA)
- Measuring Pulse, Heart Rate, Blood Pressure Or Blood Flow (AREA)
- Steroid Compounds (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【目的】 複雑さの少ない検出増幅器（信号検出回路）
を用いたメモリシステムを提供する。 【構成】 それぞれ第１および第２の出力端子およびゲ
ート端子を有する第１および第２の直列に接続されてい
る電界効果トランジスタ２０、２２と、第１のトランジ
スタ２０の第１の出力端子をそのゲート端子と接続する
ための手段とを含んでおり、第１および第２のトランジ
スタ２０、２２の第１の出力端子が互いに接続されてい
るゲインメモリセル１３と、第１の伝導形式の第１およ
び第２の電界効果トランジスタ３４、３６および反対の
伝導形式の第１および第２の電界効果トランジスタ３
８、４０を含んでいる検出増幅器１４とを含んでおり、
ゲインメモリセル１３の第２のトランジスタ２２の第２
の出力端子が検出増幅器１４の第１のトランジスタ３４
に接続されており、また検出増幅器１４の出力端子３２
が検出増幅器１４のトランジスタの２つ３４、３８に接
続されており、これらの２つのトランジスタ３４、３８
が反対の伝導形式である。
を用いたメモリシステムを提供する。 【構成】 それぞれ第１および第２の出力端子およびゲ
ート端子を有する第１および第２の直列に接続されてい
る電界効果トランジスタ２０、２２と、第１のトランジ
スタ２０の第１の出力端子をそのゲート端子と接続する
ための手段とを含んでおり、第１および第２のトランジ
スタ２０、２２の第１の出力端子が互いに接続されてい
るゲインメモリセル１３と、第１の伝導形式の第１およ
び第２の電界効果トランジスタ３４、３６および反対の
伝導形式の第１および第２の電界効果トランジスタ３
８、４０を含んでいる検出増幅器１４とを含んでおり、
ゲインメモリセル１３の第２のトランジスタ２２の第２
の出力端子が検出増幅器１４の第１のトランジスタ３４
に接続されており、また検出増幅器１４の出力端子３２
が検出増幅器１４のトランジスタの２つ３４、３８に接
続されており、これらの２つのトランジスタ３４、３８
が反対の伝導形式である。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック・ランダム
・アクセス・メモリシステムに関し、一層詳細には、ダ
イナミック・ゲインメモリセルと共に使用するのに有用
な信号検出回路（検出増幅器）に関する。
・アクセス・メモリシステムに関し、一層詳細には、ダ
イナミック・ゲインメモリセルと共に使用するのに有用
な信号検出回路（検出増幅器）に関する。
【０００２】
【従来の技術】メガビット・ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭＳ）に典型的に使用される
基本メモリセルはｎチャネル金属酸化物シリコン（ＭＯ
Ｓ）トランジスタであり、その出力端はコンデンサに接
続されており、またトランジスタおよびコンデンサが共
に共通の半導体基体のなかに形成されている。このセル
は典型的に単一トランジスタメモリセルとして知られて
いる。ますます大容量のＤＲＡＭＳに対するニーズに応
じて、半導体材料の所与の面積内に多数のメモリセルを
形成することを容易にするように、単一トランジスタメ
モリセルは寸法を小さく（スケールダウン）されてき
た。このアプローチに当たっての１つの大きな問題は、
このメモリセルのなかに記憶される信号（電荷）の総計
がコンデンサの物理的寸法の関数であることである。セ
ルが寸法をスケールダウンされるにつれて、コンデンサ
の寸法は相応に減じられ、従ってまたそのキャパシタン
スが減じられる。この問題の１つの解決策は、コンデン
サのキャパシタンスを増すように半導体基体のなかへ比
較的深く形成されているトレンチキャパシタの使用であ
る。テクノロジーが単一集積回路上に１６ミリオンビッ
トのメモリから６４ミリオンビットのメモリへ、また次
いで２５６ミリオンビットのメモリへ変遷するにつれ
て、必要な最小のセルキャパシタンスを得ることがます
ます困難になる。従って、トレンチまたはスタックキャ
パシタのような三次元の構造が記憶キャパシタとして使
用される。さらに、低い電力供給電圧に向かう傾向のた
めに、メモリセルからの利用可能な出力信号が相応に減
ぜられる。このことはメモリと共に使用される検出増幅
器（信号検出回路）の必要性をますます高め、その物理
的寸法および電気的複雑さを増す。
アクセス・メモリ（ＤＲＡＭＳ）に典型的に使用される
基本メモリセルはｎチャネル金属酸化物シリコン（ＭＯ
Ｓ）トランジスタであり、その出力端はコンデンサに接
続されており、またトランジスタおよびコンデンサが共
に共通の半導体基体のなかに形成されている。このセル
は典型的に単一トランジスタメモリセルとして知られて
いる。ますます大容量のＤＲＡＭＳに対するニーズに応
じて、半導体材料の所与の面積内に多数のメモリセルを
形成することを容易にするように、単一トランジスタメ
モリセルは寸法を小さく（スケールダウン）されてき
た。このアプローチに当たっての１つの大きな問題は、
このメモリセルのなかに記憶される信号（電荷）の総計
がコンデンサの物理的寸法の関数であることである。セ
ルが寸法をスケールダウンされるにつれて、コンデンサ
の寸法は相応に減じられ、従ってまたそのキャパシタン
スが減じられる。この問題の１つの解決策は、コンデン
サのキャパシタンスを増すように半導体基体のなかへ比
較的深く形成されているトレンチキャパシタの使用であ
る。テクノロジーが単一集積回路上に１６ミリオンビッ
トのメモリから６４ミリオンビットのメモリへ、また次
いで２５６ミリオンビットのメモリへ変遷するにつれ
て、必要な最小のセルキャパシタンスを得ることがます
ます困難になる。従って、トレンチまたはスタックキャ
パシタのような三次元の構造が記憶キャパシタとして使
用される。さらに、低い電力供給電圧に向かう傾向のた
めに、メモリセルからの利用可能な出力信号が相応に減
ぜられる。このことはメモリと共に使用される検出増幅
器（信号検出回路）の必要性をますます高め、その物理
的寸法および電気的複雑さを増す。
【０００３】スイッチングキャパシタメモリセルのキャ
パシタの寸法の問題の新しい解決策は、Microelectroni
cs Engineering、第１５巻（１９９１）、第３６７〜３
７０頁のW.H.Krautschneider,L.Risch,K.LauおよびD.Sc
hmitt-Landsiedelの“将来のＤＲＡＭＳのための完全に
スケーリング可能なゲインメモリセル”と題する論文に
記載されている形式のゲインメモリセルの使用である。
ゲインメモリセルは第１および第２の直列に接続されて
いるＭＯＳトランジスタから成っており、ドレインで＋
ＶＤＤの電圧を有する電力供給源に接続されている第１
のトランジスタのゲートとソースとの間に接続されてい
るダイオードを有する。第２のトランジスタのゲートは
ワード線として示されている制御線に接続されており、
またソースはビット線に接続されている。第２のトラン
ジスタのドレインは第１のトランジスタのソースに接続
されている。ＭＯＳトランジスタのドレインおよびソー
スとして示されている出力端子が、それを通って流れる
電流が逆転するにつれて、逆転することは理解されるべ
きである。論理的情報は第１のトランジスタのゲート上
の電荷の関数としてゲインメモリセルのなかに記憶され
ている。第１のトランジスタは、出力信号（すなわちセ
ルからの電荷）がセル内に記憶される電荷よりもはるか
に大きくなるように、増幅装置として使用されている。
この出力電荷（信号）は本質的に第１のトランジスタの
ドレインに接続されている電力源から供給されている。
従って、ビット線に接続されているキャパシタの出力電
荷および相応して発生される電圧が増す。このことは新
規にして潜在的に複雑さの少ない検出増幅器（信号検出
回路）の必要性を生ずる。
パシタの寸法の問題の新しい解決策は、Microelectroni
cs Engineering、第１５巻（１９９１）、第３６７〜３
７０頁のW.H.Krautschneider,L.Risch,K.LauおよびD.Sc
hmitt-Landsiedelの“将来のＤＲＡＭＳのための完全に
スケーリング可能なゲインメモリセル”と題する論文に
記載されている形式のゲインメモリセルの使用である。
ゲインメモリセルは第１および第２の直列に接続されて
いるＭＯＳトランジスタから成っており、ドレインで＋
ＶＤＤの電圧を有する電力供給源に接続されている第１
のトランジスタのゲートとソースとの間に接続されてい
るダイオードを有する。第２のトランジスタのゲートは
ワード線として示されている制御線に接続されており、
またソースはビット線に接続されている。第２のトラン
ジスタのドレインは第１のトランジスタのソースに接続
されている。ＭＯＳトランジスタのドレインおよびソー
スとして示されている出力端子が、それを通って流れる
電流が逆転するにつれて、逆転することは理解されるべ
きである。論理的情報は第１のトランジスタのゲート上
の電荷の関数としてゲインメモリセルのなかに記憶され
ている。第１のトランジスタは、出力信号（すなわちセ
ルからの電荷）がセル内に記憶される電荷よりもはるか
に大きくなるように、増幅装置として使用されている。
この出力電荷（信号）は本質的に第１のトランジスタの
ドレインに接続されている電力源から供給されている。
従って、ビット線に接続されているキャパシタの出力電
荷および相応して発生される電圧が増す。このことは新
規にして潜在的に複雑さの少ない検出増幅器（信号検出
回路）の必要性を生ずる。
【０００４】
【発明が解決しようとする課題】本発明は、上記の必要
性に応えるメモリシステムを提供することである。
性に応えるメモリシステムを提供することである。
【０００５】
【課題を解決するための手段】本発明によるメモリシス
テムは、下記の特徴を有するゲインメモリセルおよび検
出増幅器を含んでいる。ゲインメモリセルは、それぞれ
第１および第２の出力端子およびゲート端子を有する第
１および第２の直列に接続されている電界効果トランジ
スタと、第１のトランジスタの第１の出力端子をそのゲ
ート端子と接続するための手段とを含んでいる。第１お
よび第２のトランジスタの第１の出力端子は互いに接続
されている。検出増幅器は第１の伝導形式の第１および
第２の電界効果トランジスタおよび反対の伝導形式の第
１および第２の電界効果トランジスタを含んでいる検出
増幅器とを含んでいる。ゲインメモリセルの第２の電界
効果トランジスタの第２の出力端子は検出増幅器の第１
のトランジスタに接続されている。検出増幅器の出力端
子は検出増幅器のトランジスタの２つに接続されてお
り、これらの２つのトランジスタが反対の伝導形式であ
る。
テムは、下記の特徴を有するゲインメモリセルおよび検
出増幅器を含んでいる。ゲインメモリセルは、それぞれ
第１および第２の出力端子およびゲート端子を有する第
１および第２の直列に接続されている電界効果トランジ
スタと、第１のトランジスタの第１の出力端子をそのゲ
ート端子と接続するための手段とを含んでいる。第１お
よび第２のトランジスタの第１の出力端子は互いに接続
されている。検出増幅器は第１の伝導形式の第１および
第２の電界効果トランジスタおよび反対の伝導形式の第
１および第２の電界効果トランジスタを含んでいる検出
増幅器とを含んでいる。ゲインメモリセルの第２の電界
効果トランジスタの第２の出力端子は検出増幅器の第１
のトランジスタに接続されている。検出増幅器の出力端
子は検出増幅器のトランジスタの２つに接続されてお
り、これらの２つのトランジスタが反対の伝導形式であ
る。
【０００６】また本発明によるメモリシステムは、下記
の特徴を有するゲインメモリセルおよび検出増幅器を含
むようにしてもよい。ゲインメモリセルは、それぞれ第
１および第２の出力端子およびゲート端子を有する第１
および第２の直列に接続されている電界効果トランジス
タと、第１のトランジスタの第１の出力端子をそのゲー
ト端子に接続するための手段とを含んでいる。第１およ
び第２のトランジスタの第１の出力端子は互いに接続さ
れている。検出増幅器は第１の伝導形式の第１および第
２の電界効果トランジスタおよび反対の伝導形式の第１
および第２の電界効果トランジスタを含んでいる。検出
増幅器のトランジスタの各々は第１および第２の出力端
子およびゲート端子を有する。ゲインメモリセルの第２
のトランジスタの第２の出力端子は検出増幅器の入力端
子に接続されている。検出増幅器の第１の電界効果トラ
ンジスタの第１の出力端子および検出増幅器の第２のト
ランジスタのゲート端子は検出増幅器の入力端子に接続
されている。検出増幅器内で、第１のトランジスタのゲ
ート端子は第２のトランジスタの第１の出力端子および
参照電圧端子に接続されている。検出増幅器の出力端子
は検出増幅器の反対の伝導形式の第１および第２のトラ
ンジスタの第２の出力端子に接続されている。第１のト
ランジスタの第２の出力端子は互いに接続されており、
また第２のトランジスタの第２の出力端子は互いに接続
されている。もし等しいレベルの電圧が検出増幅器の入
力端子および参照電圧端子に与えられるならば、予め定
められた出力信号レベルが検出増幅器の出力端子に発生
されるように、検出増幅器の第１の伝導形式の第１のト
ランジスタは第１の伝導形式の第２のトランジスタより
も低い相互コンダクタンスを有する。
の特徴を有するゲインメモリセルおよび検出増幅器を含
むようにしてもよい。ゲインメモリセルは、それぞれ第
１および第２の出力端子およびゲート端子を有する第１
および第２の直列に接続されている電界効果トランジス
タと、第１のトランジスタの第１の出力端子をそのゲー
ト端子に接続するための手段とを含んでいる。第１およ
び第２のトランジスタの第１の出力端子は互いに接続さ
れている。検出増幅器は第１の伝導形式の第１および第
２の電界効果トランジスタおよび反対の伝導形式の第１
および第２の電界効果トランジスタを含んでいる。検出
増幅器のトランジスタの各々は第１および第２の出力端
子およびゲート端子を有する。ゲインメモリセルの第２
のトランジスタの第２の出力端子は検出増幅器の入力端
子に接続されている。検出増幅器の第１の電界効果トラ
ンジスタの第１の出力端子および検出増幅器の第２のト
ランジスタのゲート端子は検出増幅器の入力端子に接続
されている。検出増幅器内で、第１のトランジスタのゲ
ート端子は第２のトランジスタの第１の出力端子および
参照電圧端子に接続されている。検出増幅器の出力端子
は検出増幅器の反対の伝導形式の第１および第２のトラ
ンジスタの第２の出力端子に接続されている。第１のト
ランジスタの第２の出力端子は互いに接続されており、
また第２のトランジスタの第２の出力端子は互いに接続
されている。もし等しいレベルの電圧が検出増幅器の入
力端子および参照電圧端子に与えられるならば、予め定
められた出力信号レベルが検出増幅器の出力端子に発生
されるように、検出増幅器の第１の伝導形式の第１のト
ランジスタは第１の伝導形式の第２のトランジスタより
も低い相互コンダクタンスを有する。
【０００７】さらに本発明によるメモリシステムは、下
記の特徴を有するゲインメモリセルおよび検出増幅器を
含むようにしてもよい。ゲインメモリセルは、それぞれ
第１および第２の出力端子およびゲート端子を有する第
１および第２の直列に接続されている電界効果トランジ
スタと、第１のトランジスタの第１の出力端子をそのゲ
ート端子に接続するための手段とを含んでいる。第１お
よび第２のトランジスタの第１の出力端子は互いに接続
されている。検出増幅器は第１の伝導形式の第１、第２
および第３の電界効果トランジスタおよび反対の伝導形
式の第１、第２および第３の電界効果トランジスタを含
んでおり、検出増幅器のトランジスタの各々は第１およ
び第２の出力端子およびゲート端子を有する。ゲインメ
モリセルの第２のトランジスタの第２の出力端子は検出
増幅器の入力端子に接続されている。検出増幅器の第１
の電界効果トランジスタのゲート端子および検出増幅器
の第２のトランジスタの第１の出力端子は検出増幅器の
入力端子に接続されている。検出増幅器内で、第１のト
ランジスタの第１の出力端子は第３のトランジスタのゲ
ート端子に接続されている。第２のトランジスタのゲー
ト端子は相補性信号に接続されるべく適合されている。
検出増幅器内で、検出増幅器の出力端子は第３のトラン
ジスタの第１の出力端子および第２のトランジスタの第
２の出力端子に接続されている。
記の特徴を有するゲインメモリセルおよび検出増幅器を
含むようにしてもよい。ゲインメモリセルは、それぞれ
第１および第２の出力端子およびゲート端子を有する第
１および第２の直列に接続されている電界効果トランジ
スタと、第１のトランジスタの第１の出力端子をそのゲ
ート端子に接続するための手段とを含んでいる。第１お
よび第２のトランジスタの第１の出力端子は互いに接続
されている。検出増幅器は第１の伝導形式の第１、第２
および第３の電界効果トランジスタおよび反対の伝導形
式の第１、第２および第３の電界効果トランジスタを含
んでおり、検出増幅器のトランジスタの各々は第１およ
び第２の出力端子およびゲート端子を有する。ゲインメ
モリセルの第２のトランジスタの第２の出力端子は検出
増幅器の入力端子に接続されている。検出増幅器の第１
の電界効果トランジスタのゲート端子および検出増幅器
の第２のトランジスタの第１の出力端子は検出増幅器の
入力端子に接続されている。検出増幅器内で、第１のト
ランジスタの第１の出力端子は第３のトランジスタのゲ
ート端子に接続されている。第２のトランジスタのゲー
ト端子は相補性信号に接続されるべく適合されている。
検出増幅器内で、検出増幅器の出力端子は第３のトラン
ジスタの第１の出力端子および第２のトランジスタの第
２の出力端子に接続されている。
【０００８】本発明によるメモリシステムは、下記の特
徴を有するゲインメモリセルおよび検出増幅器を含むよ
うにしてもよい。ゲインメモリセルは、それぞれ第１お
よび第２の出力端子およびゲート端子を有する第１およ
び第２の直列に接続されている電界効果トランジスタ
と、第１のトランジスタの第１の出力端子をそのゲート
端子に接続するための手段とを含んでいる。第１および
第２のトランジスタの第１の出力端子は互いに接続され
ている。検出増幅器は第１の伝導形式の第１および第２
の電界効果トランジスタおよび反対の伝導形式の第１お
よび第２の電界効果トランジスタを含んでおり、検出増
幅器のトランジスタの各々は第１および第２の出力端子
およびゲート端子を有する。検出増幅器はさらに、その
出力端子および入力端子を互いに選択的に接続するため
の伝達手段を含んでいる。ゲインメモリセルの第２のト
ランジスタの第２の出力端子は検出増幅器の入力端子に
接続されている。検出増幅器の第１の電界効果トランジ
スタのゲート端子および伝達手段の第１の入力／出力端
子は検出増幅器の入力端子に接続されている。検出増幅
器内で、第１のトランジスタの第１の出力端子は第２の
トランジスタのゲート端子に接続されており、また検出
増幅器の出力端子は伝達手段の第２の入力／出力端子お
よび第２のトランジスタの第１の出力端子に接続されて
いる。
徴を有するゲインメモリセルおよび検出増幅器を含むよ
うにしてもよい。ゲインメモリセルは、それぞれ第１お
よび第２の出力端子およびゲート端子を有する第１およ
び第２の直列に接続されている電界効果トランジスタ
と、第１のトランジスタの第１の出力端子をそのゲート
端子に接続するための手段とを含んでいる。第１および
第２のトランジスタの第１の出力端子は互いに接続され
ている。検出増幅器は第１の伝導形式の第１および第２
の電界効果トランジスタおよび反対の伝導形式の第１お
よび第２の電界効果トランジスタを含んでおり、検出増
幅器のトランジスタの各々は第１および第２の出力端子
およびゲート端子を有する。検出増幅器はさらに、その
出力端子および入力端子を互いに選択的に接続するため
の伝達手段を含んでいる。ゲインメモリセルの第２のト
ランジスタの第２の出力端子は検出増幅器の入力端子に
接続されている。検出増幅器の第１の電界効果トランジ
スタのゲート端子および伝達手段の第１の入力／出力端
子は検出増幅器の入力端子に接続されている。検出増幅
器内で、第１のトランジスタの第１の出力端子は第２の
トランジスタのゲート端子に接続されており、また検出
増幅器の出力端子は伝達手段の第２の入力／出力端子お
よび第２のトランジスタの第１の出力端子に接続されて
いる。
【０００９】本発明によるメモリシステムは、下記の特
徴を有するゲインメモリセルおよび検出増幅器を含むよ
うにしてもよい。ゲインメモリセルは、それぞれ第１お
よび第２の出力端子およびゲート端子を有する第１およ
び第２の直列に接続されている電界効果トランジスタ
と、第１のトランジスタの第１の出力端子をそのゲート
端子に接続するための手段とを含んでいる。第１および
第２のトランジスタの第１の出力端子は互いに接続され
ている。検出増幅器は第１の伝導形式の第１および第２
の電界効果トランジスタおよび反対の伝導形式の第１、
第２および第３の電界効果トランジスタを含んでいる。
検出増幅器のトランジスタの各々は第１および第２の出
力端子およびゲート端子を有する。ゲインメモリセルの
第２のトランジスタの第２の出力端子は検出増幅器の入
力端子に接続されている。検出増幅器の第１のトランジ
スタの第１の出力端子および検出増幅器の第２のトラン
ジスタのゲート端子は検出増幅器の入力端子に接続され
ている。検出増幅器内で、第１のトランジスタのゲート
端子は第２のトランジスタの第１の出力端子、第３のト
ランジスタの第１の出力端子および検出増幅器の出力端
子に接続されており、また反対の伝導形式の第１のトラ
ンジスタの第２の出力端子は反対の伝導形式の第３のト
ランジスタの第１の出力端子に接続されている。
徴を有するゲインメモリセルおよび検出増幅器を含むよ
うにしてもよい。ゲインメモリセルは、それぞれ第１お
よび第２の出力端子およびゲート端子を有する第１およ
び第２の直列に接続されている電界効果トランジスタ
と、第１のトランジスタの第１の出力端子をそのゲート
端子に接続するための手段とを含んでいる。第１および
第２のトランジスタの第１の出力端子は互いに接続され
ている。検出増幅器は第１の伝導形式の第１および第２
の電界効果トランジスタおよび反対の伝導形式の第１、
第２および第３の電界効果トランジスタを含んでいる。
検出増幅器のトランジスタの各々は第１および第２の出
力端子およびゲート端子を有する。ゲインメモリセルの
第２のトランジスタの第２の出力端子は検出増幅器の入
力端子に接続されている。検出増幅器の第１のトランジ
スタの第１の出力端子および検出増幅器の第２のトラン
ジスタのゲート端子は検出増幅器の入力端子に接続され
ている。検出増幅器内で、第１のトランジスタのゲート
端子は第２のトランジスタの第１の出力端子、第３のト
ランジスタの第１の出力端子および検出増幅器の出力端
子に接続されており、また反対の伝導形式の第１のトラ
ンジスタの第２の出力端子は反対の伝導形式の第３のト
ランジスタの第１の出力端子に接続されている。
【００１０】
【実施例】次に本発明を図面に示す実施例について詳細
に説明する。
に説明する。
【００１１】図１には、本発明によるダイナミック・メ
モリシステム１０の部分が示されている。メモリシステ
ム１０はメモリアレイ１２を含んでいるダイナミック・
ランダム・アクセス・メモリシステム（ＤＲＡＭ）であ
る。メモリアレイ１２はそれぞれ別々のビット線ＢＬ、
参照ビット線Ｒｅｆ ＢＬおよび信号検出回路（検出増
幅器）１４（破線の長方形のなかに示されている）に接
続されている複数個の同一のダイナミック・ゲインメモ
リセル１３（ただ１つが破線の長方形のなかに示されて
いる）を含んでいる。各メモリセル１３は、先に述べた
Microelectronics Engineering、第１５巻（１９９
１）、第３６７〜３７０頁のW.H.Krautschneider,L.Ris
ch,K.LauおよびD.Schmitt-Landsiedelの“将来のＤＲＡ
ＭＳのための完全にスケーリング可能なゲインメモリセ
ル”と題する論文に記載されているセルと本質的に同一
のセルである。各メモリセル１３はｎチャネル金属酸化
物半導体（ＭＯＳ）トランジスタ２０および２２および
ダイオード２４を含んでいる。信号検出回路１４はｐチ
ャネルＭＯＳトランジスタ３４および３６およびｎチャ
ネルＭＯＳトランジスタ３８および４０を含んでいる。
ｎチャネルＭＯＳトランジスタはｎ形式の伝導性である
として表されてよく、またｐチャネルＭＯＳトランジス
タはｐ形式の伝導性であるとして表されてよい。
モリシステム１０の部分が示されている。メモリシステ
ム１０はメモリアレイ１２を含んでいるダイナミック・
ランダム・アクセス・メモリシステム（ＤＲＡＭ）であ
る。メモリアレイ１２はそれぞれ別々のビット線ＢＬ、
参照ビット線Ｒｅｆ ＢＬおよび信号検出回路（検出増
幅器）１４（破線の長方形のなかに示されている）に接
続されている複数個の同一のダイナミック・ゲインメモ
リセル１３（ただ１つが破線の長方形のなかに示されて
いる）を含んでいる。各メモリセル１３は、先に述べた
Microelectronics Engineering、第１５巻（１９９
１）、第３６７〜３７０頁のW.H.Krautschneider,L.Ris
ch,K.LauおよびD.Schmitt-Landsiedelの“将来のＤＲＡ
ＭＳのための完全にスケーリング可能なゲインメモリセ
ル”と題する論文に記載されているセルと本質的に同一
のセルである。各メモリセル１３はｎチャネル金属酸化
物半導体（ＭＯＳ）トランジスタ２０および２２および
ダイオード２４を含んでいる。信号検出回路１４はｐチ
ャネルＭＯＳトランジスタ３４および３６およびｎチャ
ネルＭＯＳトランジスタ３８および４０を含んでいる。
ｎチャネルＭＯＳトランジスタはｎ形式の伝導性である
として表されてよく、またｐチャネルＭＯＳトランジス
タはｐ形式の伝導性であるとして表されてよい。
【００１２】メモリセル１３のなかで、トランジスタ２
０のドレインは端子２６および出力電圧＋ＶＤＤを有す
る電源に接続されている。トランジスタ２０のソースは
トランジスタ２２のドレインおよびダイオード２４の陽
極に接続されている。ダイオード２４の陰極はトランジ
スタ２０のゲートおよび端子２８に接続されている。ト
ランジスタ２２のゲートはメモリシステム１０のワード
線ＷＬに接続されている。トランジスタ２２のソースは
ビット線ＢＬに接続されている端子３２に接続されてい
る。
０のドレインは端子２６および出力電圧＋ＶＤＤを有す
る電源に接続されている。トランジスタ２０のソースは
トランジスタ２２のドレインおよびダイオード２４の陽
極に接続されている。ダイオード２４の陰極はトランジ
スタ２０のゲートおよび端子２８に接続されている。ト
ランジスタ２２のゲートはメモリシステム１０のワード
線ＷＬに接続されている。トランジスタ２２のソースは
ビット線ＢＬに接続されている端子３２に接続されてい
る。
【００１３】ＢＬはトランジスタ３４および３８のドレ
イン、トランジスタ３６および４０のゲートおよび検出
増幅器１４の出力端としての役割をする端子３２に接続
されている。参照ビット線Ｒｅｆ ＢＬはトランジスタ
３６のドレイン、トランジスタ４０のソース、トランジ
スタ３４および３８のゲートおよび参照電圧端子４２に
接続されている。トランジスタ３４および３６のソース
は第１の電圧パルスの源（図示せず）に接続されている
端子４４に接続されている。トランジスタ３８および４
０のソースは第２の電圧パルスの源（図示せず）に接続
されている端子４６に接続されている。
イン、トランジスタ３６および４０のゲートおよび検出
増幅器１４の出力端としての役割をする端子３２に接続
されている。参照ビット線Ｒｅｆ ＢＬはトランジスタ
３６のドレイン、トランジスタ４０のソース、トランジ
スタ３４および３８のゲートおよび参照電圧端子４２に
接続されている。トランジスタ３４および３６のソース
は第１の電圧パルスの源（図示せず）に接続されている
端子４４に接続されている。トランジスタ３８および４
０のソースは第２の電圧パルスの源（図示せず）に接続
されている端子４６に接続されている。
【００１４】作動中、メモリセル１３の１つに記憶され
ている情報（論理状態）の検出に先立って、ビット線Ｂ
Ｌおよび参照ビット線Ｒｅｆ ＢＬが共に、典型的な実
施例では接地電位であるＶＲｅｆに放電され、また次い
で接地電位で電気的に浮動することを許される。この時
点で、接地電位に保たれていた端子４４および４６の電
位が電気的に浮動することを許される。選択されたメモ
リセル１３のワード線ＷＬが次いで能動化され、高レベ
ル“１”にもたらされる。もし選択されたメモリセル１
３が“１”を記憶していれば、ビット線ＢＬの電位は接
地電位以上に上昇し、他方において参照ビット線Ｒｅｆ
ＢＬの電位は接地電位で浮動し続ける。電位が浮動し
ていた端子４４および４６は、端子４４が＋ＶＤＤにあ
りまた端子４６が接地電位（０Ｖ）にあるように、電位
をパルス状に与えられる。典型的な実施例では＋ＶＤＤ
＝＋３．３Ｖである。電流はトランジスタ３４および３
６を流れ始めるが、２つのトランジスタ３４および３６
のゲート‐ソース間電圧の差のために、トランジスタ３
６を通って流れる電流よりも多くの電流がトランジスタ
３４を通って流れる。これはＢＬとＲｅｆ ＢＬとの間
の電圧差を増幅し、その結果、ＢＬは端子４４に与えら
れる電圧（＋ＶＤＤ）に設定され、またＲｅｆ ＢＬは
接地電位にとどまる。この作用はトランジスタ３８およ
び４０により強化される。すなわち、トランジスタ４０
がバイアスオン（イネーブル）され、その結果、端子４
６に与えられる０ＶがＲｅｆ ＢＬに接続され、また能
動的にＲｅｆ ＢＬを０Ｖに保つ。
ている情報（論理状態）の検出に先立って、ビット線Ｂ
Ｌおよび参照ビット線Ｒｅｆ ＢＬが共に、典型的な実
施例では接地電位であるＶＲｅｆに放電され、また次い
で接地電位で電気的に浮動することを許される。この時
点で、接地電位に保たれていた端子４４および４６の電
位が電気的に浮動することを許される。選択されたメモ
リセル１３のワード線ＷＬが次いで能動化され、高レベ
ル“１”にもたらされる。もし選択されたメモリセル１
３が“１”を記憶していれば、ビット線ＢＬの電位は接
地電位以上に上昇し、他方において参照ビット線Ｒｅｆ
ＢＬの電位は接地電位で浮動し続ける。電位が浮動し
ていた端子４４および４６は、端子４４が＋ＶＤＤにあ
りまた端子４６が接地電位（０Ｖ）にあるように、電位
をパルス状に与えられる。典型的な実施例では＋ＶＤＤ
＝＋３．３Ｖである。電流はトランジスタ３４および３
６を流れ始めるが、２つのトランジスタ３４および３６
のゲート‐ソース間電圧の差のために、トランジスタ３
６を通って流れる電流よりも多くの電流がトランジスタ
３４を通って流れる。これはＢＬとＲｅｆ ＢＬとの間
の電圧差を増幅し、その結果、ＢＬは端子４４に与えら
れる電圧（＋ＶＤＤ）に設定され、またＲｅｆ ＢＬは
接地電位にとどまる。この作用はトランジスタ３８およ
び４０により強化される。すなわち、トランジスタ４０
がバイアスオン（イネーブル）され、その結果、端子４
６に与えられる０ＶがＲｅｆ ＢＬに接続され、また能
動的にＲｅｆ ＢＬを０Ｖに保つ。
【００１５】もしメモリセル１３からの情報の読出しの
間にそのなかに“０”が記憶されていれば、ＢＬおよび
Ｒｅｆ ＢＬは共に０Ｖである。記憶されている“０”
の読出しのためにはＢＬが低レベルにとどまり、Ｒｅｆ
ＢＬが高レベルに移行することが望ましい。このこと
は、トランジスタ３６の相互コンダクタンスをトランジ
スタ３４の相互コンダクタンスよりも高くすることによ
り成就される。その結果、端子４４に与えられる＋ＶＤ
Ｄ電圧が、ＢＬをプルアップするよりも速くＲｅｆ Ｂ
Ｌをプルアップする。これはＢＬが接地電位“０”にと
どまるのを許すトランジスタ３４をバイアスオフ（ディ
スエーブル）し、他方においてＲｅｆＢＬは端子４４に
与えられる電圧＋ＶＤＤに移行する。
間にそのなかに“０”が記憶されていれば、ＢＬおよび
Ｒｅｆ ＢＬは共に０Ｖである。記憶されている“０”
の読出しのためにはＢＬが低レベルにとどまり、Ｒｅｆ
ＢＬが高レベルに移行することが望ましい。このこと
は、トランジスタ３６の相互コンダクタンスをトランジ
スタ３４の相互コンダクタンスよりも高くすることによ
り成就される。その結果、端子４４に与えられる＋ＶＤ
Ｄ電圧が、ＢＬをプルアップするよりも速くＲｅｆ Ｂ
Ｌをプルアップする。これはＢＬが接地電位“０”にと
どまるのを許すトランジスタ３４をバイアスオフ（ディ
スエーブル）し、他方においてＲｅｆＢＬは端子４４に
与えられる電圧＋ＶＤＤに移行する。
【００１６】図２には本発明によるダイナミックメモリ
システム１００の部分が示されている。メモリシステム
１００はメモリアレイ１２‐１を含んでいるダイナミッ
クランダムアクセスメモリシステム（ＤＲＡＭ）であ
る。メモリアレイ１２‐１はそれぞれ別々のビット線Ｂ
Ｌ、および信号検出回路（検出増幅器）１０２（破線の
長方形のなかに示されている）に接続されている複数個
の同一のダイナミックゲインメモリセル１３（ただ１つ
が破線の長方形のなかに示されている）を含んでいる。
各メモリセル１３は、前述のMicroelectronics Enginee
ring、第１５巻（１９９１）、第３６７〜３７０頁のW.
H.Krautschneider,L.Risch,K.LauおよびD.Schmitt-Land
siedelの“将来のＤＲＡＭＳのための完全にスケーリン
グ可能なゲインメモリセル”と題する論文に記載されて
いるセルと本質的に同一のセルである。各メモリセル１
３はｎチャネルＭＯＳトランジスタ２０および２２およ
びダイオード２４を含んでいる。信号検出回路（検出増
幅器）１０２はｐチャネルＭＯＳトランジスタ１０４、
１０６および１１２およびｎチャネルＭＯＳトランジス
タ１０８、１１０および１１４を含んでいる。メモリア
レイ１２‐１は、参照ビット線が存在しないことを例外
として、図１のメモリアレイ１２と本質的に同一であ
る。
システム１００の部分が示されている。メモリシステム
１００はメモリアレイ１２‐１を含んでいるダイナミッ
クランダムアクセスメモリシステム（ＤＲＡＭ）であ
る。メモリアレイ１２‐１はそれぞれ別々のビット線Ｂ
Ｌ、および信号検出回路（検出増幅器）１０２（破線の
長方形のなかに示されている）に接続されている複数個
の同一のダイナミックゲインメモリセル１３（ただ１つ
が破線の長方形のなかに示されている）を含んでいる。
各メモリセル１３は、前述のMicroelectronics Enginee
ring、第１５巻（１９９１）、第３６７〜３７０頁のW.
H.Krautschneider,L.Risch,K.LauおよびD.Schmitt-Land
siedelの“将来のＤＲＡＭＳのための完全にスケーリン
グ可能なゲインメモリセル”と題する論文に記載されて
いるセルと本質的に同一のセルである。各メモリセル１
３はｎチャネルＭＯＳトランジスタ２０および２２およ
びダイオード２４を含んでいる。信号検出回路（検出増
幅器）１０２はｐチャネルＭＯＳトランジスタ１０４、
１０６および１１２およびｎチャネルＭＯＳトランジス
タ１０８、１１０および１１４を含んでいる。メモリア
レイ１２‐１は、参照ビット線が存在しないことを例外
として、図１のメモリアレイ１２と本質的に同一であ
る。
【００１７】ビット線ＢＬはトランジスタ１０４および
１０８のゲート、トランジスタ１１２のドレイン、トラ
ンジスタ１１４のソースおよび端子３２に接続されてい
る。トランジスタ１０４および１０６のソースは共に、
出力電圧＋ＶＤＤを有する電力源に接続されている端子
２６に接続されている。トランジスタ１０８および１１
０のソースは、典型的に接地電位である出力電圧Ｖｒｅ
ｆを有する電源に接続されている端子４８に接続されて
いる。トランジスタ１０４および１０８のドレインはト
ランジスタ１０６および１１０のゲートおよび端子１１
６に接続されている。トランジスタ１０６および１１０
のドレインはトランジスタ１１２のソース、トランジス
タ１１４のドレインおよび検出増幅器１０２の出力端子
１１８に接続されている。
１０８のゲート、トランジスタ１１２のドレイン、トラ
ンジスタ１１４のソースおよび端子３２に接続されてい
る。トランジスタ１０４および１０６のソースは共に、
出力電圧＋ＶＤＤを有する電力源に接続されている端子
２６に接続されている。トランジスタ１０８および１１
０のソースは、典型的に接地電位である出力電圧Ｖｒｅ
ｆを有する電源に接続されている端子４８に接続されて
いる。トランジスタ１０４および１０８のドレインはト
ランジスタ１０６および１１０のゲートおよび端子１１
６に接続されている。トランジスタ１０６および１１０
のドレインはトランジスタ１１２のソース、トランジス
タ１１４のドレインおよび検出増幅器１０２の出力端子
１１８に接続されている。
【００１８】トランジスタ１１２および１１４は伝達ゲ
ート（伝達手段ともいう）を形成するべく互いに接続さ
れている。トランジスタ１１４のゲートは、信号Ａの源
（図示せず）に接続されるものとして示されている端子
１２２に接続されている。トランジスタ１１２のゲート
は、信号Ａに対して相補性の信号ＡＢの源（図示せず）
に接続される端子１２０に接続されている。信号Ａが高
レベル“１”に、また信号ＡＢが低レベル“０”にあれ
ば、電流がトランジスタ１１２および１１４の組み合わ
せを通って流れ、また“１”または“０”がＢＬおよび
端子３２に転送され得る。
ート（伝達手段ともいう）を形成するべく互いに接続さ
れている。トランジスタ１１４のゲートは、信号Ａの源
（図示せず）に接続されるものとして示されている端子
１２２に接続されている。トランジスタ１１２のゲート
は、信号Ａに対して相補性の信号ＡＢの源（図示せず）
に接続される端子１２０に接続されている。信号Ａが高
レベル“１”に、また信号ＡＢが低レベル“０”にあれ
ば、電流がトランジスタ１１２および１１４の組み合わ
せを通って流れ、また“１”または“０”がＢＬおよび
端子３２に転送され得る。
【００１９】作動中、メモリセル１３からの記憶された
“１”の読出しはトランジスタ１０４をディスエーブル
（バイアスオフ）し、またトランジスタ１０８をイネー
ブル（バイアスオン）する。その結果、端子１１６がＶ
ｒｅｆ、低または“０”レベル、にプルダウンされる。
端子１１６上の“０”はトランジスタ１０６をイネーブ
ルし、またトランジスタ１１０をディスエーブルする。
その結果、出力端子１１８に＋ＶＤＤ、高または
“１”、が与えられる。メモリセル１３の読出し作動の
直後に、図示されているように信号Ａを与えられていた
トランジスタ１１４のゲート（端子１２２）は“１”を
与えられ、また（Ａに対して論理的に反転された）信号
ＡＢを与えられていたトランジスタ１１２のゲート（端
子１２０）は“０”を与えられる。トランジスタ１１２
および１１４のゲート上のこれらのバイアス条件は端子
１１８（検出増幅器１０２の出力端子）と端子３２（検
出増幅器１０２の入力端子）との間に伝導経路を生じさ
せる。従って、出力端子１１８上の“１”または“０”
が端子３２に転送され、また、メモリセル１３からの信
号が消滅した後でさえも“１”または“０”として保た
れる。このことは、メモリセル１３からの論理信号が消
滅した後に出力端子１１８にその同一の論理状態を維持
する役割をする。
“１”の読出しはトランジスタ１０４をディスエーブル
（バイアスオフ）し、またトランジスタ１０８をイネー
ブル（バイアスオン）する。その結果、端子１１６がＶ
ｒｅｆ、低または“０”レベル、にプルダウンされる。
端子１１６上の“０”はトランジスタ１０６をイネーブ
ルし、またトランジスタ１１０をディスエーブルする。
その結果、出力端子１１８に＋ＶＤＤ、高または
“１”、が与えられる。メモリセル１３の読出し作動の
直後に、図示されているように信号Ａを与えられていた
トランジスタ１１４のゲート（端子１２２）は“１”を
与えられ、また（Ａに対して論理的に反転された）信号
ＡＢを与えられていたトランジスタ１１２のゲート（端
子１２０）は“０”を与えられる。トランジスタ１１２
および１１４のゲート上のこれらのバイアス条件は端子
１１８（検出増幅器１０２の出力端子）と端子３２（検
出増幅器１０２の入力端子）との間に伝導経路を生じさ
せる。従って、出力端子１１８上の“１”または“０”
が端子３２に転送され、また、メモリセル１３からの信
号が消滅した後でさえも“１”または“０”として保た
れる。このことは、メモリセル１３からの論理信号が消
滅した後に出力端子１１８にその同一の論理状態を維持
する役割をする。
【００２０】低いスイッチングレベルを達成するため、
ｎチャネルトランジスタ１０８の（絶対項での）しきい
電圧の大きさはｐチャネルトランジスタ１１４の（絶対
項での）しきい電圧の大きさよりもはるかに低くなけれ
ばならない。このことは、トランジスタ１０４を、、そ
れが本質的に表面チャネルデバイスであるように、その
チャネル領域のカウンタドーピングを省略することによ
り、高しきい電圧デバイスとして設計することにより達
成することができる。スイッチング点の一層の減少は、
トランジスタ１０８を適切なチャネルドーパント濃度に
より低しきい電圧デバイスとして設計することにより可
能である。さらに、スイッチング点は、トランジスタ１
０８に対して大きいチャネル幅／チャネル長さ比を、ま
たトランジスタ１０４に対して小さいチャネル幅／チャ
ネル長さ比を用いることにより減少させることができ
る。
ｎチャネルトランジスタ１０８の（絶対項での）しきい
電圧の大きさはｐチャネルトランジスタ１１４の（絶対
項での）しきい電圧の大きさよりもはるかに低くなけれ
ばならない。このことは、トランジスタ１０４を、、そ
れが本質的に表面チャネルデバイスであるように、その
チャネル領域のカウンタドーピングを省略することによ
り、高しきい電圧デバイスとして設計することにより達
成することができる。スイッチング点の一層の減少は、
トランジスタ１０８を適切なチャネルドーパント濃度に
より低しきい電圧デバイスとして設計することにより可
能である。さらに、スイッチング点は、トランジスタ１
０８に対して大きいチャネル幅／チャネル長さ比を、ま
たトランジスタ１０４に対して小さいチャネル幅／チャ
ネル長さ比を用いることにより減少させることができ
る。
【００２１】図２に示されているメモリシステム１００
の実施例では、ゲインメモリセル１３の記憶された
“１”の読出しは約＋０．５Ｖ、＋ＶＤＤは＋３．３
Ｖ、Ｖｒｅｆは０Ｖ、トランジスタ１０６、１１０，１
１２および１１４のしきい電圧（Ｖｔｈ）はすべてそれ
ぞれ約＋０．７Ｖまたは−０．７Ｖ、トランジスタ１０
４のＶｔｈは−１．７Ｖ、またトランジスタ１０８のＶ
ｔｈは約＋０．３Ｖである。
の実施例では、ゲインメモリセル１３の記憶された
“１”の読出しは約＋０．５Ｖ、＋ＶＤＤは＋３．３
Ｖ、Ｖｒｅｆは０Ｖ、トランジスタ１０６、１１０，１
１２および１１４のしきい電圧（Ｖｔｈ）はすべてそれ
ぞれ約＋０．７Ｖまたは−０．７Ｖ、トランジスタ１０
４のＶｔｈは−１．７Ｖ、またトランジスタ１０８のＶ
ｔｈは約＋０．３Ｖである。
【００２２】図３には本発明によるダイナミックメモリ
システム２００の部分が示されている。メモリシステム
２００は、それぞれ別々のビット線ＢＬに接続されてい
る複数個の同一のダイナミック・ゲインメモリセル１３
（ただ１つが破線の長方形のなかに示されている）を含
んでいるメモリアレイ１２‐１と、信号検出回路（検出
増幅器）２０２（破線の長方形のなかに示されている）
とを含んでいるダイナミック・ランダム・アクセス・メ
モリシステム（ＤＲＡＭ）である。各メモリセル１３
は、前述のMicroelectronics Engineering、第１５巻
（１９９１）、第３６７〜３７０頁のW.H.Krautschneid
er,L.Risch,K.LauおよびD.Schmitt-Landsiedelの“将来
のＤＲＡＭＳのための完全にスケーリング可能なゲイン
メモリセル”と題する論文に記載されているセルと本質
的に同一の形式のセルである。メモリセル１３はｎチャ
ネルＭＯＳトランジスタ２０および２２およびダイオー
ド２４を含んでいる。図３のメモリセル１３は図２のメ
モリセル１３と本質的に同一である。信号検出回路（検
出増幅器）２０２はｐチャネルＭＯＳトランジスタ２０
４および２０６およびｎチャネルＭＯＳトランジスタ２
０８、２１０および２１２を含んでいる。
システム２００の部分が示されている。メモリシステム
２００は、それぞれ別々のビット線ＢＬに接続されてい
る複数個の同一のダイナミック・ゲインメモリセル１３
（ただ１つが破線の長方形のなかに示されている）を含
んでいるメモリアレイ１２‐１と、信号検出回路（検出
増幅器）２０２（破線の長方形のなかに示されている）
とを含んでいるダイナミック・ランダム・アクセス・メ
モリシステム（ＤＲＡＭ）である。各メモリセル１３
は、前述のMicroelectronics Engineering、第１５巻
（１９９１）、第３６７〜３７０頁のW.H.Krautschneid
er,L.Risch,K.LauおよびD.Schmitt-Landsiedelの“将来
のＤＲＡＭＳのための完全にスケーリング可能なゲイン
メモリセル”と題する論文に記載されているセルと本質
的に同一の形式のセルである。メモリセル１３はｎチャ
ネルＭＯＳトランジスタ２０および２２およびダイオー
ド２４を含んでいる。図３のメモリセル１３は図２のメ
モリセル１３と本質的に同一である。信号検出回路（検
出増幅器）２０２はｐチャネルＭＯＳトランジスタ２０
４および２０６およびｎチャネルＭＯＳトランジスタ２
０８、２１０および２１２を含んでいる。
【００２３】ビット線ＢＬはトランジスタ２０４および
２０８のドレイン、トランジスタ２０６および２１２の
ゲートおよび端子３２に接続されている。トランジスタ
２０４および２０８のゲートはトランジスタ２０６およ
び２１２のドレインおよび検出増幅器２０２の出力端子
２１６に接続されている。トランジスタ２０８のソース
はトランジスタ２１０のドレインおよび端子２１４に接
続されている。トランジスタ２１０のゲート端子２１８
は、トランジスタ２１０を選択的にイネーブル（バイア
スオン）する電圧波形Ｃの源（図示せず）に接続されて
いる。
２０８のドレイン、トランジスタ２０６および２１２の
ゲートおよび端子３２に接続されている。トランジスタ
２０４および２０８のゲートはトランジスタ２０６およ
び２１２のドレインおよび検出増幅器２０２の出力端子
２１６に接続されている。トランジスタ２０８のソース
はトランジスタ２１０のドレインおよび端子２１４に接
続されている。トランジスタ２１０のゲート端子２１８
は、トランジスタ２１０を選択的にイネーブル（バイア
スオン）する電圧波形Ｃの源（図示せず）に接続されて
いる。
【００２４】低いスイッチングレベルを達成するため、
ｎチャネルトランジスタ２１２の（絶対項での）しきい
電圧の大きさはｐチャネルトランジスタ２０６の（絶対
項での）しきい電圧の大きさよりもはるかに低くなけれ
ばならない。このことは、トランジスタ２０６を、、そ
れが本質的に表面チャネルデバイスであるように、その
チャネル領域のカウンタドーピングを省略することによ
り、高しきい電圧デバイスとして設計することにより達
成され得る。スイッチング点の一層の減少は、トランジ
スタ２１２を適切なチャネルドーパント濃度により低し
きい電圧デバイスとして設計することにより可能であ
る。さらに、スイッチング点は、トランジスタ２１２に
対して大きいチャネル幅／チャネル長さ比を、またトラ
ンジスタ２０６に対して小さいチャネル幅／チャネル長
さ比を用いることにより減少され得る。
ｎチャネルトランジスタ２１２の（絶対項での）しきい
電圧の大きさはｐチャネルトランジスタ２０６の（絶対
項での）しきい電圧の大きさよりもはるかに低くなけれ
ばならない。このことは、トランジスタ２０６を、、そ
れが本質的に表面チャネルデバイスであるように、その
チャネル領域のカウンタドーピングを省略することによ
り、高しきい電圧デバイスとして設計することにより達
成され得る。スイッチング点の一層の減少は、トランジ
スタ２１２を適切なチャネルドーパント濃度により低し
きい電圧デバイスとして設計することにより可能であ
る。さらに、スイッチング点は、トランジスタ２１２に
対して大きいチャネル幅／チャネル長さ比を、またトラ
ンジスタ２０６に対して小さいチャネル幅／チャネル長
さ比を用いることにより減少され得る。
【００２５】図３に示されているメモリシステム２００
の実施例では、ゲインメモリセル１３の記憶された
“１”の読出しは約＋０．５Ｖ、＋ＶＤＤは＋３．３
Ｖ、Ｖｒｅｆは０Ｖ、トランジスタ２０４、２０８、２
１０のしきい電圧（Ｖｔｈ）はそれぞれ約＋０．７Ｖま
たは−０．７Ｖ、トランジスタ２０６のＶｔｈは−１．
７Ｖ、またトランジスタ２１２のＶｔｈは約０．３Ｖで
ある。
の実施例では、ゲインメモリセル１３の記憶された
“１”の読出しは約＋０．５Ｖ、＋ＶＤＤは＋３．３
Ｖ、Ｖｒｅｆは０Ｖ、トランジスタ２０４、２０８、２
１０のしきい電圧（Ｖｔｈ）はそれぞれ約＋０．７Ｖま
たは−０．７Ｖ、トランジスタ２０６のＶｔｈは−１．
７Ｖ、またトランジスタ２１２のＶｔｈは約０．３Ｖで
ある。
【００２６】作動中、メモリセル１３からの論理“１”
はトランジスタ２１２をバイアスオン（イネーブル）
し、またトランジスタ２０６をバイアスオフ（ディスエ
ーブル）する。その結果、出力端子２１６が、典型的に
０Ｖ、論理“０”、であるＶｒｅｆにプルダウンされ
る。この条件はトランジスタ２０４をイネーブルし、ま
たトランジスタ２０８をディスエーブルする。その結
果、端子３２が＋ＶＤＤ、高または論理“１”、にプル
アップされる。従って、メモリセル１３に記憶された
“１”の読出しに対応する高入力信号が出力端子２１６
を“０”にする。メモリセル１３の論理“０”の読出し
はトランジスタ２０６をイネーブルし、またトランジス
タ２１２をディスエーブルする。その結果、端子２１６
にトランジスタ２０８をイネーブルしトランジスタ２０
４をディスエーブルする＋ＶＤＤ、論理“１”が生じ
る。検出増幅器２０２はメモリセル１３に記憶された論
理信号に対して論理的に反転された論理信号を出力端子
２１６に与える。この反転された出力信号は典型的に他
のインバータ（図示せず）によりメモリシステム２００
のなかで反転される。読出し作動の直後に、ＢＬが接地
電位に設定され、また接地電位で浮動することを許され
た後に、トランジスタ２１０が電圧波形Ｃによりゲート
端子２１８に与えられている高レベルによりバイアスオ
ンされる。従って、端子３２は、イネーブルされたトラ
ンジスタ２０８および２１０により接地電位、“０”、
に能動的に保たれる。
はトランジスタ２１２をバイアスオン（イネーブル）
し、またトランジスタ２０６をバイアスオフ（ディスエ
ーブル）する。その結果、出力端子２１６が、典型的に
０Ｖ、論理“０”、であるＶｒｅｆにプルダウンされ
る。この条件はトランジスタ２０４をイネーブルし、ま
たトランジスタ２０８をディスエーブルする。その結
果、端子３２が＋ＶＤＤ、高または論理“１”、にプル
アップされる。従って、メモリセル１３に記憶された
“１”の読出しに対応する高入力信号が出力端子２１６
を“０”にする。メモリセル１３の論理“０”の読出し
はトランジスタ２０６をイネーブルし、またトランジス
タ２１２をディスエーブルする。その結果、端子２１６
にトランジスタ２０８をイネーブルしトランジスタ２０
４をディスエーブルする＋ＶＤＤ、論理“１”が生じ
る。検出増幅器２０２はメモリセル１３に記憶された論
理信号に対して論理的に反転された論理信号を出力端子
２１６に与える。この反転された出力信号は典型的に他
のインバータ（図示せず）によりメモリシステム２００
のなかで反転される。読出し作動の直後に、ＢＬが接地
電位に設定され、また接地電位で浮動することを許され
た後に、トランジスタ２１０が電圧波形Ｃによりゲート
端子２１８に与えられている高レベルによりバイアスオ
ンされる。従って、端子３２は、イネーブルされたトラ
ンジスタ２０８および２１０により接地電位、“０”、
に能動的に保たれる。
【００２７】以上に本発明を特定の実施例について図示
し説明してきたが、これらは本発明の原理を例示するも
のに過ぎない。明らかに、これらの原理を実施する多く
の変更された構成が本発明の範囲内で当業者により実施
することができる。たとえば、図面のトランジスタの伝
導形式は、使用される電源電圧および電圧パルスを適切
に変更することにより逆にすることができる。
し説明してきたが、これらは本発明の原理を例示するも
のに過ぎない。明らかに、これらの原理を実施する多く
の変更された構成が本発明の範囲内で当業者により実施
することができる。たとえば、図面のトランジスタの伝
導形式は、使用される電源電圧および電圧パルスを適切
に変更することにより逆にすることができる。
【図１】本発明の実施例の接続図である。
【図２】本発明の他の実施例の接続図である。
【図３】本発明のさらに他の実施例の接続図である。
１０ メモリシステム １２、１２‐１ メモリアレイ １３ メモリセル １４ 検出増幅器 ２０、２２、３４、３６、３８、４０ 電界効果トラン
ジスタ １００ メモリシステム １０２ 検出増幅器 ２００ メモリシステム ２０２ 検出増幅器 ＢＬ ビット線
ジスタ １００ メモリシステム １０２ 検出増幅器 ２００ メモリシステム ２０２ 検出増幅器 ＢＬ ビット線
Claims (19)
- 【請求項１】 それぞれ第１および第２の出力端子およ
びゲート端子を有する第１および第２の直列に接続され
ている電界効果トランジスタと、第１のトランジスタの
第１の出力端子をそのゲート端子と接続するための手段
とを含んでおり、第１および第２のトランジスタの第１
の出力端子が互いに接続されているゲインメモリセル
と、 第１の伝導形式の第１および第２の電界効果トランジス
タおよび反対の伝導形式の第１および第２の電界効果ト
ランジスタを含んでいる検出増幅器とを含んでおり、 ゲインメモリセルの第２のトランジスタの第２の出力端
子が検出増幅器の第１のトランジスタに接続されてお
り、また検出増幅器の出力端子が検出増幅器のトランジ
スタの２つに接続されており、これらの２つのトランジ
スタが反対の伝導形式であることを特徴とするメモリシ
ステム。 - 【請求項２】 それぞれ第１および第２の出力端子およ
びゲート端子を有する第１および第２の直列に接続され
ている電界効果トランジスタと、第１のトランジスタの
第１の出力端子をそのゲート端子に接続するための手段
とを含んでおり、第１および第２のトランジスタの第１
の出力端子が互いに接続されているゲインメモリセル
と、 それぞれ第１および第２の出力端子およびゲート端子を
有する第１の伝導形式の第１および第２の電界効果トラ
ンジスタおよび反対の伝導形式の第１および第２の電界
効果トランジスタを含んでいる検出増幅器とを含んでお
り、 ゲインメモリセルの第２のトランジスタの第２の出力端
子が検出増幅器の入力端子に接続されており、 検出増幅器の第１の電界効果トランジスタの第１の出力
端子および検出増幅器の第２のトランジスタのゲート端
子が検出増幅器の入力端子に接続されており、検出増幅
器内で、第１のトランジスタのゲート端子が第２のトラ
ンジスタの第１の出力端子および参照電圧端子に接続さ
れており、 検出増幅器の出力端子が検出増幅器の反対の伝導形式の
第１および第２のトランジスタの第２の出力端子に接続
されており、 第１のトランジスタの第２の出力端子が互いに接続され
ており、 第２のトランジスタの第２の出力端子が互いに接続され
ており、 もし等しいレベルの電圧が検出増幅器の入力端子および
参照電圧端子に与えられるならば、予め定められた出力
信号レベルが検出増幅器の出力端子に発生されるよう
に、検出増幅器の第１の伝導形式の第１のトランジスタ
が第１の伝導形式の第２のトランジスタよりも低い相互
コンダクタンスを有することを特徴とするメモリシステ
ム。 - 【請求項３】 検出増幅器のトランジスタの第１の伝導
性がｐ形式の伝導性であり、また反対の伝導性がｎ形式
の伝導性であることを特徴とする請求項２記載のメモリ
システム。 - 【請求項４】 検出増幅器のトランジスタがすべて金属
酸化物半導体（ＭＯＳ）形式のトランジスタであること
を特徴とする請求項３記載のメモリシステム。 - 【請求項５】 ゲインメモリセルのトランジスタがＭＯ
Ｓ形式のトランジスタであることを特徴とする請求項４
記載のメモリシステム。 - 【請求項６】 ゲインメモリセルのトランジスタが共に
ｎ形式の伝導性であることを特徴とする請求項５記載の
メモリシステム。 - 【請求項７】 それぞれ第１および第２の出力端子およ
びゲート端子を有する第１および第２の直列に接続され
ている電界効果トランジスタと、第１のトランジスタの
第１の出力端子をそのゲート端子に接続するための手段
とを含んでおり、第１および第２のトランジスタの第１
の出力端子が互いに接続されているゲインメモリセル
と、 それぞれ第１および第２の出力端子およびゲート端子を
有する第１の伝導形式の第１、第２および第３の電界効
果トランジスタおよび反対の伝導形式の第１、第２およ
び第３の電界効果トランジスタを含んでいる検出増幅器
とを含んでおり、 ゲインメモリセルの第２のトランジスタの第２の出力端
子が検出増幅器の入力端子に接続されており、 検出増幅器の第１の電界効果トランジスタのゲート端子
および検出増幅器の第２のトランジスタの第１の出力端
子が検出増幅器の入力端子に接続されており、 検出増幅器内で、第１のトランジスタの第１の出力端子
が第３のトランジスタのゲート端子に接続されており、 第２のトランジスタのゲート端子が相補性信号に接続さ
れるべく適合されており、 検出増幅器内で、検出増幅器の出力端子が第３のトラン
ジスタの第１の出力端子および第２のトランジスタの第
２の出力端子に接続されていることを特徴とするメモリ
システム。 - 【請求項８】 検出増幅器内で一方の伝導形式の第１の
トランジスタのしきい電圧が反対の伝導形式の第１のト
ランジスタのしきい電圧よりも実質的に大きいことを特
徴とする請求項７記載のメモリシステム。 - 【請求項９】 検出増幅器内で第１および第３のトラン
ジスタの第１の出力端子が第１の電源端子と接続されて
おり、また反対の伝導形式の第１および第３のトランジ
スタの第２の出力端子が第２の電源端子と接続されてお
り、またゲインメモリセルの第１のトランジスタの第２
の出力端が第３の電源端子と接続されていることを特徴
とする請求項８記載のメモリシステム。 - 【請求項１０】 第１の伝導形式がｐ形式の伝導性であ
り、また反対の伝導形式がｎ形式の伝導性であることを
特徴とする請求項９記載のメモリシステム。 - 【請求項１１】 検出増幅器のトランジスタがすべて金
属酸化物半導体トランジスタであることを特徴とする請
求項１０記載のメモリシステム。 - 【請求項１２】 ゲインメモリセルのトランジスタがす
べて共にｎ形式の伝導性であることを特徴とする請求項
１１記載のメモリシステム。 - 【請求項１３】 それぞれ第１および第２の出力端子お
よびゲート端子を有する第１および第２の直列に接続さ
れている電界効果トランジスタと、第１のトランジスタ
の第１の出力端子をそのゲート端子に接続するための手
段とを含んでおり、第１および第２のトランジスタの第
１の出力端子が互いに接続されているゲインメモリセル
と、 それぞれ第１および第２の出力端子およびゲート端子を
有する第１の伝導形式の第１および第２の電界効果トラ
ンジスタおよび反対の伝導形式の第１および第２の電界
効果トランジスタを含んでおり、また出力端子および入
力端子を互いに選択的に接続するための伝達手段を含ん
でいる検出増幅器とを含んでおり、 ゲインメモリセルの第２のトランジスタの第２の出力端
子が検出増幅器の入力端子に接続されており、 検出増幅器の第１の電界効果トランジスタのゲート端子
および伝達手段の第１の入力／出力端子が検出増幅器の
入力端子に接続されており、 検出増幅器内で、第１のトランジスタの第１の出力端子
が第２のトランジスタのゲート端子に接続されており、 検出増幅器内で、検出増幅器の出力端子が伝達手段の第
２の入力／出力端子および第２のトランジスタの第１の
出力端子に接続されていることを特徴とするメモリシス
テム。 - 【請求項１４】 それぞれ第１および第２の出力端子お
よびゲート端子を有する第１および第２の直列に接続さ
れている電界効果トランジスタと、第１のトランジスタ
の第１の出力端子をそのゲート端子に接続するための手
段とを含んでおり、第１および第２のトランジスタの第
１の出力端子が互いに接続されているゲインメモリセル
と、 それぞれ第１および第２の出力端子およびゲート端子を
有する第１の伝導形式の第１および第２の電界効果トラ
ンジスタおよび反対の伝導形式の第１、第２および第３
の電界効果トランジスタを含んでいる検出増幅器とを含
んでおり、 ゲインメモリセルの第２のトランジスタの第２の出力端
子が検出増幅器の入力端子に接続されており、 検出増幅器の第１のトランジスタの第１の出力端子およ
び検出増幅器の第２のトランジスタのゲート端子が検出
増幅器の入力端子に接続されており、 検出増幅器内で、第１のトランジスタのゲート端子が第
２のトランジスタの第１の出力端子、第３のトランジス
タの第１の出力端子および検出増幅器の出力端子に接続
されており、 検出増幅器内で、反対の伝導形式の第１のトランジスタ
の第２の出力端子が反対の伝導形式の第３のトランジス
タの第１の出力端子に接続されていることを特徴とする
メモリシステム。 - 【請求項１５】 検出増幅器内で第１の伝導形式の第１
および第２のトランジスタの第２の出力端子が共に第１
の電源端子に接続されており、反対の伝導形式の第２お
よび第３のトランジスタの第２の出力端子が共に第２の
電源端子に接続されており、また反対の伝導形式の第２
のトランジスタのゲート端子が、その第１および第２の
出力端子を共に選択的に接続する電圧パルスに接続され
るべく適合さており、またゲインメモリセルの第１のト
ランジスタの第２の出力端子が第３の電源端子に接続さ
れていることを特徴とする請求項１４記載のメモリシス
テム。 - 【請求項１６】 検出増幅器内のトランジスタの第１の
伝導形式がｐ形式の伝導形式であり、またトランジスタ
の反対の伝導形式がｎ形式の伝導形式であることを特徴
とする請求項１５記載のメモリシステム。 - 【請求項１７】 検出増幅器のトランジスタがすべて金
属酸化物半導体（ＭＯＳ）トランジスタであることを特
徴とする請求項１６記載のメモリシステム。 - 【請求項１８】 メモリセルのトランジスタがすべてＭ
ＯＳ形式のトランジスタであることを特徴とする請求項
１７記載のメモリシステム。 - 【請求項１９】 ゲインメモリセルのトランジスタがす
べてｎ形式の伝導性であることを特徴とする請求項１８
記載のメモリシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US99473692A | 1992-12-22 | 1992-12-22 | |
| US07/994736 | 1992-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215574A true JPH06215574A (ja) | 1994-08-05 |
Family
ID=25540994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5341329A Pending JPH06215574A (ja) | 1992-12-22 | 1993-12-10 | メモリシステム |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5646883A (ja) |
| EP (1) | EP0603651B1 (ja) |
| JP (1) | JPH06215574A (ja) |
| KR (1) | KR100285511B1 (ja) |
| AT (1) | ATE177244T1 (ja) |
| DE (1) | DE69323703T2 (ja) |
| HK (1) | HK1003737A1 (ja) |
| TW (1) | TW223172B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69621870T2 (de) * | 1995-03-31 | 2003-01-02 | Infineon Technologies Ag | Nieder-Leistungs-Leseverstärker des Typs Gain Speicherzelle |
| DE19723936A1 (de) * | 1997-06-06 | 1998-12-10 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3983545A (en) * | 1975-06-30 | 1976-09-28 | International Business Machines Corporation | Random access memory employing single ended sense latch for one device cell |
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| US4286178A (en) * | 1978-06-12 | 1981-08-25 | Texas Instruments Incorporated | Sense amplifier with dual parallel driver transistors in MOS random access memory |
| US4321492A (en) * | 1979-10-15 | 1982-03-23 | Rca Corporation | Two input sense circuit |
| US4270190A (en) * | 1979-12-27 | 1981-05-26 | Rca Corporation | Small signal memory system with reference signal |
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| JPS6376192A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体記憶装置 |
| US5127739A (en) * | 1987-04-27 | 1992-07-07 | Texas Instruments Incorporated | CMOS sense amplifier with bit line isolation |
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| JPH0438697A (ja) * | 1990-05-31 | 1992-02-07 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータバスクランプ回路 |
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| US5289415A (en) * | 1992-04-17 | 1994-02-22 | Motorola, Inc. | Sense amplifier and latching circuit for an SRAM |
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-
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- 1993-12-03 TW TW082110219A patent/TW223172B/zh active
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- 1993-12-08 DE DE69323703T patent/DE69323703T2/de not_active Expired - Fee Related
- 1993-12-08 EP EP93119789A patent/EP0603651B1/en not_active Expired - Lifetime
- 1993-12-10 JP JP5341329A patent/JPH06215574A/ja active Pending
- 1993-12-21 KR KR1019930028754A patent/KR100285511B1/ko not_active IP Right Cessation
-
1996
- 1996-09-05 US US08/708,913 patent/US5646883A/en not_active Expired - Fee Related
-
1998
- 1998-04-02 HK HK98102799A patent/HK1003737A1/xx not_active IP Right Cessation
Also Published As
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