JPH0366097A - 電流センス増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ用の電流センス増幅器に関し、詳細には
低電カスタチックランダムアクセスメモリ（ＳＲＡＭ）
に用いるためのダイナミック増幅器に関する。

〔従来の技術〕

半導体メモリは一般に１とＯの形の２進データを記憶す
るための直交メモリセルアレイを含む。

ＲＡＭでは一般に夫々のメモリセルは一対のビットライ
ンと一本のワードラインに接続する交叉接続フリップフ
ロップとして配置された２個のトランジスタを含む。こ
のアレイは一般にビットラインカラムとワードライン行
を含む。一般にこれらビットラインは対とされて群化さ
れる。メモリセルはビットライン対と１本のワードライ
ンの交点に夫々配置される。一対のビットラインは列ア
ドレスデコーダから成る多数の列、選択ラインの１本の
制御によりデータラインに選択的に接続しうる。列アド
レスデコーダから出るワードラインの１本はその列内の
メモリセルを対応するビットラインにそのメモリセル内
のアクセストランジスタをオンとすることにより選択的
に接続しうる。入力アドレスは列アドレスデコーダと行
アドレスデコーダにより、特定のメモリセル、すなわち
選択されたビットラインとワードラインの交点にあるメ
モリセルをデータラインに接続するためにデコードされ
る。このようにメモリセルに記憶された２進データがビ
ットラインに、そして次にデータラインに移されてメモ
リ出力装置への転送しつる。

データは同じようにしてメモリセルに書込まれる。

データラインとメモリ出力装置の間にはセンス回路、す
なわちいわゆるセンス増幅器が必要である。ＳＲＡＭ用
の従来のセンス増幅器はビットライン間の電位差を検出
している。ビットライン間に発生する電位差は一般に装
置の電源電圧の５％から１０％程度である。従って電源
電圧が５ボルトのときにはビットライン電位差は０．２
５から０．５ボルトの範囲となる。

現在のスタチック電圧センス増幅器は連続的にビットラ
イン電位差を検知してその電位差を増幅したものを出力
として出す。この増幅器の利得は高くなくてはならず、
そのためにこの増幅器は数個の従来の差動増幅段を含み
、その１個の出力が次の入力に供給されてメモリ出力装
置を駆動するに充分な高さの利得を得ている。

〔発明が解決しようとする課題〕

この形式のセンス回路はいくつかの欠点を有する。いく
つかの増幅段を必要とすることは、この回路がチップ面
積のかなりの部分を占めることおよび大きな電力を必要
とすることを意味する。更に、夫々の増幅段について正
確な電圧基準を与えねばならない。

また、特定の時点での電位差の瞬時値をとることにより
動作するダイナミック電圧センス増幅器も存在する。こ
の時点は、高い信頼度をもって検知されるに充分な電位
差がデータライン間に生じた時点での検知クロックφに
より決定される。そのような増幅器はスタチックセンス
増幅器より小型であり電力消費も少ないが電位差の検出
により動作する点は同じである。

ビットライン間の電位差の検出における１つの問題はこ
れらビットラインおよびデータラインが容量的に負荷さ
れるということである。従って、所要の電位差の発生に
は時間遅延が付随する。容量によるこの時間遅延はメモ
リセルからのデータの読出しに要する時間を増加させる
。

ビットライン間の電位差による検知技術を用いることに
おける他の欠点はセンス増幅器から最適の信号利得を得
ることおよび差信号がメモリ出力信号として使用しうる
前にビットライン上の共通モード電圧レベルをシフトす
ることが困難なことである。これらの問題は、ビットラ
インがメモリセルの安定性を保持するために装置の電源
電圧の約８０％に等しい電圧より高く維持されねばなら
ないことによるものである。

ＲＡＭにおけるビットライン電位差の測定の上記問題を
解決するための試みがなされている。これに関し、ビッ
トラインの電位差を検知する代りにビットラインに沿っ
て供給される電流間の差を検出するスタチックセンス増
幅器を示す米国特許第４７６６３３３号を参照する。２
個の電流源がビットラインに夫々接続して電流Ｉｃｌを
供給する。

アクセスされるとセルが駆動電流Ｉｃｅｌｌをとり込み
、その方向がそのセル内にあるデータによりきまる。従
って、電流差がデータライン間に生じる。

このセンス増幅器の詳細は上記米国特許に示されており
、本願においてもそれを参照する。

この増幅器はビットライン電位差が発生するまで待つ必
要がないという利点を有する。それ故上記の電圧スタチ
ックセンス増幅器より高速である。

しかしながら、大型であり電力消費が大きいという欠点
は電圧センス増幅器と同じである。

本発明の目的は上述の従来技術における欠点を解消ある
いは少くとも軽減する、ＲＡＭ用のセンス増幅器を提供
することである＠ 〔課題を解決するための手段及び作用〕本発明によれば
、夫々、制御ノード、第１接続ノードおよびこの第１接
続ノードとの間に制御可能な電路を形成する第２接続ノ
ードを有する第１および第２入力エレメントであって、
前記入力エレメントはその内の一方の制御ノードを他方
の制御可能な電路上の信号を受けるように接続すること
により交叉接続され、夫々の入力エレメントの第１接続
ノードがメモリのデータライン電流の一方を受けるよう
に接続する前記第１および第２入力エレメントと、これ
ら第１および第２入力エレメントの第２接続ノードに夫
々接続すると共にそれらの間に出力電圧を発生する第１
および第２負荷と、前記入力エレメントの制御ノード間
にあって出力電圧が実質的に同一となる平衡状態に増幅
器を保持する第１状態および前記データライン電流の差
の検知により２つの論理状態の一方へと前記増幅器をラ
ッチするように前記入力エレメントが出力電圧を駆動し
うるようにする第２状態で動作しうるスイッチエレメン
トとを備えていることを特徴とするメモリのデータライ
ン上の電流信号の差を検知するためにメモリのデータラ
インにまたがり接続する電流センス増幅器が提供される
。

好適には上記入力エレメントは電界効果トランジスタ（
ＦＥＴ）であり、その場合にはそのゲートが制御ノード
であり、そのドレン／ソースチャンネルが制御可能な電
路である。

好適には上記負荷は第１および第２入力エレメントのド
レン／ソースチャンネルを接続するドレン／ソースチャ
ンネルを有するＦＥＴである。これら負荷はそれらのゲ
ートを第１および第２入力ＦＥＴのゲートに接続するこ
とにより交叉接続しうる。

好適には上記スイッチエレメントはスイッチング信号を
受けるようになった制御ノードと、入力エレメントの制
御ノード間に接続する制御可能な電路と、を有する。好
適な実施例ではこのスイッチエレメントは制御ノードで
あるゲートと制御可能な電路であるドレン／ソースチャ
ンネルを有するＦＥＴトランジスタである。

〔実施例〕

背景技術として第１乃至３図を参照する。第１図は電圧
センス増幅器について使用する代表的メモリ装置を示し
ており、これは３個の主要素、すなわち、アドレスデコ
ード回路２、メモリセルアレイ４およびデータセンス回
路６を含む。メモリセルアレイの１セグメントをｍ２図
に示す。複数のメモリセル８が行列として配置され、１
つのコラム内のすべてのセルか一対のビットラインＢＬ
。

ＢＬ間に接続される。各ビットライン対は夫々の列マル
チプレクサ１２に接続し、このマルチプレクサが出力デ
ータライン１４に接続する。１つの列内のすべてのセル
は１本の共通のワードライン１０に接続する。セルの内
部構造を第３図に示す。

アクセスすべきセルはワードライン信号とコラムマルチ
プレクサにより決定される。ワードライン１０の電位が
上がると、そのセルのアクセストランジスタ１６．１８
がオンとなりそのセルの状態によりビットラインＢＬま
たはＢＬからの放電路を形成する。これによりビットラ
インＢＬ、ＢＬ間に電位差ΔＶが生じ、列マルチプレク
サによりデータライン上に与えられる。但しΔＶ　””
　Ｖ　ｔｖ２である。

データセンス回路６の機能は電位差Δｖ１特にその正負
を検出し、それによりアクセスされたセルの２進状態を
決定する。本発明は電流（電圧ではなく）検知の原理に
もとづきこれを達成する。

第４図は電流検知の理想化された原理を示す。

２個の電流源４６．４８がビットラインＢＬ。

ＢＬを介して電流１ｃ■を供給するように夫々接続され
る。セル８がアクセスされる場合には、それが電流１ｃ
ｅｌｌをとり混み、それ故データライン１４上の電流（
Ｉ　ｃｍ、　　Ｉ　Ｃｍ　−１ｃｅｌｌ）が値１ｃｅｌ
ｌだけそのセルに記憶されたデータによりきまる方向に
異なるものとなる。参照数字５０は電流センス増幅器を
示す。データライン電流のこの差はビットラインのイン
ピーダンス不整合としてこの電流センス増幅器５０に与
えられる。スタチックセンス増幅器として動作するこの
原理を用いる増幅器は前記米国特許第４７６６３３３号
に示されている。本発明は第５図について述べるように
この電流検知の原理をダイナミック検知に応用する。

上述のようにアクセスされたセルは電流センス増幅器５
０にデータライン上のインピーダンスの不整合として信
号を与えるのであり、これらインピーダンスを第５図で
はＺｌと２２で示しである。

センス増幅器は２個の入力ｐチャンネルトランジスタ５
２．５４を含み、その一方のゲートが他方のドレンに接
続して交叉接続を形成する。トランジスタ５２．５４の
ソースはデータライン１４゜ＤＬ、ＤＬの電流を夫々受
けるように接続する。

第３のｎチャンネルトランジスタ５６の形のスイッチェ
ーレメントがそのドレン／ソースチャンネルをトランジ
スタ５２．５４のゲート間にし、そのゲートをクロック
信号φを受けるようにして接続する。負荷はトランジス
タ５２．５４のドレンに夫々接続し、増幅器の出力電圧
Ｖ。、ｖｏ力咄力ノードＮ、Ｎにおいてこれら負荷にま
たがり発生する。第６図に示す好適な実施例ではこれら
負荷は３チヤンネルトランジスタであり、それらのゲー
トは入力トランジスタ５２．５４のゲートに夫々接続す
る。

クロック信号φが高いときはｐチャンネルトランジスタ
５２と５４および負荷トランジスタ５８と６０のゲート
電圧はこれらトランジスタを飽和にまでバイアスし、デ
ータラインＤＬ、ＤＬの電流の差には無関係に出力電圧
Ｖ。、Ｖｏが等しく（またはほり等しく）維持されるよ
うにするものである。データラインＤＬ、ＤＬ上の電流
を１１１１　とする。但し、１２〉１１である。すなわ
ち１　はＩｃ−であり１．はＩｃｍ−１ｃｅｌｌである
。負荷トランジスタは夫々ドレン電流Ｉ３を通すように
バイアスされる。但し■２〉１３〉ｌｌである。

トランジスタ５６がオンになると、差電流Ｉ　２−１３
がトランジスタ５６を介してトランジスタ５４のドレン
からトランジスタ５８のドレンへと流れてトランジスタ
５２から電流１１に加わる。従って、出力電圧Ｖｏ、Ｖ
ｌ＋＋負荷トランジスタについてのＶ　ｄ　ｓ　／　Ｖ
　ｇ特性によりきまる。クロック信号が低となり、トラ
ンジスタ５６がオフとなると、電流差力他力電圧Ｖ。、
ｖｏを逆方向に駆動して出力電位差を発生する。すなわ
ち平衡電流路が消滅し、出力ノードＮにおける電流差１
２−１　ａによるそのノードの充電が生じ（ノードＮの
寄生容量の効果による）、ｖＯが増大する。それと同時
に、出力ノードＮは電流差１３−１１によりその電荷密
度が減少し、Ｖｏを減少させる。ノードＮにおけるより
高い電圧が負荷６０にまたがり発生すると、トランジス
タ５２のゲート−ソース電圧が減少し、従ってトランジ
スタを流れる電流が減少してノードＮの電流密度を更に
減少させる。ノードＮの電荷密度の減少によりトランジ
スタ５４のゲート−ソース電圧が大となり、ドレン電流
が大となる。出力電圧が逆の方向に駆動される速度は２
個のトランジスタ５２と５４の交叉接続により生じる帰
還と負荷トランジスタ５８．６０の交叉接続により増大
する。これら出力電圧は、通常のＣＭＯ８のロジックレ
ベル５ＶとＯｖに近いレベルに夫々急速に近づき、それ
酸ラッチ回路あるいは増幅回路を別途必要としない。デ
ータはそれ故適当な「バックエンド（ｂａｃｋ　ｅｎｄ
）　Ｊ回路による使用に適した形である。

第５図の回路は最低でも例えば３００ｍＶなければなら
ない検出に充分な高さをもつ電位差をビットラインＢＬ
、ＢＬ間に発生される必要がないためその動作が高速で
ある点で電圧センス回路より有利である。

このセンス増幅器の他の利点は、この回路が「自己バイ
アス」形であり、すなわちこの増幅器から最適性能を得
るための電圧基準レベルが不要であること、および共通
モード入力レベルの大きな変化に対し設計に制約がない
ことである。この後者の許容性は正確な共通モード電圧
レベルが常に保証されるとは限らないメモリの書込サイ
クルまたはアボーテド（ａｂｏｒｔｅｄ　）読取サイク
ル後にあるいはパワーレールディスターバンス（ｐｏｗ
ｅｒｒａｉｌ　ｄｉｓｔｕｒｂａｎｃｅ）中に最適性能
を保証する上で重要である。この回路は３ｖから５Ｖの
範囲（トランジスタのしきい値電圧ｖ　ｔｎ、　ｖ　ｔ
ｐを約０．７Ｖ、−０，７Ｖとした場合）の共通モード
電圧変化を許容する。

センス増幅器をその最も感度の高い領域へとバイアスす
るために基準電圧を発生しなければならないメモリでは
、電源ノイズおよび劣化したビットラインレベルが検知
範囲に悪影響を与えうる。

このセンス増幅器は入力トランジスタおよび負荷トラン
ジスタに対し、整合トランジスタを用いて形成出来る。

整合トランジスタはゲート−ソース電圧（Ｖ　ｇｓ）が
同じ条件であるときにドレン−ソース電圧（ＶｄＳ）と
基板電圧（Ｖ　５ｕｂｓｔｒａｔｅ　）が同じドレン／
ソース電流を有するようなトランジスタである。製造技
術により２個の整合トランジスタのドレン電流に１０％
までの差が生じうるが、そのような差は多くの応用面で
は整合トランジスタとして許容しうるちのである。

しかしながら、製造技術により常に、完全に整合したト
ランジスタあるいは１０％以内に整合したトランジスタ
でさえ、得られるとは限らない。

本発明回路の重要な利点は入力トランジスタおよび負荷
トランジスタにおける大きな不整合にも不感であるとい
うことである。第６図は通常のアクセスにおいてセンス
増幅器が平衡しているときの２個の入力トランジスタ５
２．５４の特性を示す。

これらトランジスタは飽和しており、この状態における
ＩｄｓとＶｇｓの関係はβを相互コンダクタンスとする
とＩｄｓ−β／２　（Ｖｇｓ−Ｖ　　）　２で決定され
る。このグラフから電流１ｃ■の３３％の差１ｄＲｆが
得られることがわかる。不正確な検知が生じる前にドレ
ンソース電流１ｄｓの約３０％のデバイスオフセットが
必要となる。

負荷トランジスタが整合しそして飽和するようにバイア
スされていると負荷トランジスタにも３０％のオフセッ
トが必要である。

整合トランジスタを用いるこのセンス増幅器は信頼性の
高い検知の目安を容易に満足することは明らかである。

この信頼性の高い検知は、第６図で述べた例では２００
ｍＶであるようなビットライン上の非常に低い電位差で
も達成出来る。これらトランジスタがより正しく整合し
ていればそれより低い電位差でも検知しうる。

このセンス増幅器で最適性能を達成するためにはｐ形装
置がｎ形装置に対し大きいこと、すなわち平衡状態にお
いてｐ形装置が小さい絶対Ｖｅ（Ｖｇｓ−Ｖｔ）を有し
それ故Ｖｇｓの小さい変化に対し大きな差電流利得を有
することが望ましい。

ｐ形トランジスタのサイズを大きくするとビットライン
電位差は減少するが検知される電流差は大きくなる。

〔発明の効果〕

米国特許第４７６６３３３号のスタチック電流センス構
成に比較すると本発明の回路はチップ上の占有スペース
が小さく、素子数が少なく、電力消費が小さいことが特
徴である。更に、直接出力としてＣＭＯ８の論理レベル
に近いものが与えられるから次段の論理回路の駆動のた
めに米国特許第４７６６３３３号で必要なアナログレベ
ルのディジタルレベルへの変換が不要である。

００．スイッチエレメント、５８．６０・・・負荷トラ
ンジスタ。

【図面の簡単な説明】

第１図は基本的なメモリのレイアウトを示す図、第２図
はメモリアレイの部分を示す図、第３図はメモリアレイ
内の１個のセルを示す図、第４図は基本的な電流センス
システムのブロック図、第５図は本発明の原理を示す「
ダイナミック」電流センス増幅器の回路図、第６図は本
発明の一実施例による「ダイナミック」電流センス増幅
器の回路図、第７図はこの増幅器の入力トランジスタに
ついてのドレン／ソース電流対ドレン／ソース電圧特性
を示すグラフである。

Claims (1)

1. 【特許請求の範囲】 １、夫々、制御ノード、第１接続ノード、およびこの第
   １接続ノードとの間に制御可能な電路を形成する第２接
   続ノードを有する第１および第２入力エレメントであっ
   て、前記入力エレメントはその内の一方の制御ノードを
   他方の制御可能な電路上の信号を受けるように接続する
   ことにより交叉接続され、夫々の入力エレメントの第１
   接続ノードがメモリのデータライン電流の一方を受ける
   ように接続する前記第１および第２入力エレメントと、
   これら第１および第２入力エレメントの第２接続ノード
   に夫々接続すると共にそれらの間に出力電圧を発生する
   第１および第２負荷と、前記入力エレメントの制御ノー
   ド間にあって出力電圧が実質的に同一となる平衡状態に
   増幅器を保持する第１状態および前記データライン電流
   の差の検知により２つの論理状態の一方へと前記増幅器
   をラッチするように前記入力エレメントが出力電圧を駆
   動しうるようにする第２状態で動作しうるスイッチエレ
   メントとを備えていることを特徴とするメモリのデータ
   ライン上の電流信号の差を検知するためにメモリのデー
   タラインにまたがり接続する電流センス増幅器。 ２、前記入力エレメントは前記制御ノードを構成するゲ
   ートと、前記制御可能な電路を構成するドレン／ソース
   チャンネルとを有するＦＥＴトランジスタであることを
   特徴とする請求項１記載の増幅器。 ３、前記スイッチエレメントはスイッチング信号を受け
   るようになった制御ノードと、前記入力エレメントの制
   御ノード間の制御可能な電路とを有することを特徴とす
   る請求項１または２のいずれかに記載の増幅器。 ４、前記スイッチエレメントは前記制御ノードを構成す
   るゲートと、前記制御可能な電路を構成するドレン／ソ
   ースチャンネルとを有するＦＥＴトランジスタであるこ
   とを特徴とする請求項３記載の増幅器。 ５、クロックパルス発生器により発生されるクロック／
   パルスを前記スイッチング信号とすることを特徴とする
   請求項１乃至４のいずれかに記載の増幅器。