CN106558334A - 一种sram存储单元、sram存储器及其控制方法 - Google Patents

Abstract

本发明提供一种SRAM存储单元、SRAM存储器及其控制方法。包括：字线对和位线对；第一反相器和第二反相器，第一反相器包括第一上拉晶体管和第一下拉晶体管，第一上拉晶体管的漏极和第一下拉晶体管的漏极电连接形成第一存储节点，第二反相器包括第二上拉晶体管和第二下拉晶体管，第二上拉晶体管的漏极和第二下拉晶体管的漏极电连接形成第二存储节点；写传输晶体管，写传输晶体管的源极电连接至第一存储节点；读晶体管，读晶体管的栅极电连接至第二存储节点，其中，第一下拉晶体管为阈值电压较高的晶体管，和/或，第二下晶体管为阈值电压较低的晶体管。本发明的SRAM存储单元使写“1”操作变的更加容易，提高了写容限。

Description

一种SRAM存储单元、SRAM存储器及其控制方法

技术领域

本发明涉及集成电路技术领域，尤其涉及一种SRAM存储单元、具有该SRAM存储单元的SRAM存储器及该SRAM存储器的控制方法。

背景技术

随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。SRAM(Static Random Access Memory，静态随机存取存储器)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。

SRAM整体结构可以划分为存储单元阵列和外围电路两部分。在SRAM中，存储单元是最基本、最重要的组成部分。阵列内包含的存储单元的数量和存储单元的稳定性是影响SRAM性能的两个重要因素。存储单元的数量越多，存储能力越高，SRAM芯片的尺寸越大。

但是SRAM芯片的尺寸增大与消费者对于便携的要求相违背。现有的双端口8T SRAM存储单元100(如图1所示)包括两个相同且交叉耦合的反相器110、120。位线(BL)对130、140通过两个传输晶体管(PG)150、160连接至存储节点Q1、读位线(RBL)170通过读传输晶体管(RPG)180和读晶体管(RPD)190连接至存储节点Q2。读和写在不同的器件中分开操作，因此避免了读操作和写操作的冲突，尽管8T结构的SRAM存储单元100提高了稳定性，但晶体管的数量增加，存储单元阵列的尺寸也相应增加，不利于集成电路集成度的提高和芯片尺寸的小型化。

为了减小存储单元的尺寸，提出了一种双端口7T SRAM存储单元，其与图1中8T SRAM存储单元相比减少了一个连接至存储节点Q2的写传输晶体管(PG)。该7T SRAM存储单元在写“0”或“1”时具有不同的写入速度，写“0”比较容易，而写“1”则比较困难。可通过使传输晶体管(PG)强于下拉晶体管(PD)的方式来增强写“1”的操作速度，然而对于FinFET节点，通过增加沟道宽度的方法来增加PG的强度是非常困难的。

因此，有必要提出一种新的SRAM存储单元，以解决上述技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明实施例一提供一种SRAM存储单元，包括：

字线对，所述字线对包括写字线和读字线；

位线对，所述位线对包括写位线和读位线；

第一反相器和第二反相器，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极电连接形成第一存储节点，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管的漏极和所述第二下拉晶体管的漏极电连接形成第二存储节点，所述第一存储节点和所述第二存储节点为非对称节点；

写传输晶体管，所述写传输晶体管的源极电连接至所述第一存储节点，所述写传输晶体管的栅极与所述写字线电连接，所述写传输晶体管的漏极与所述写位线电连接；

读晶体管，所述读晶体管的栅极电连接至所述第二存储节点，所述读晶体管的源极接地；

其中，所述第一下拉晶体管为阈值电压较高的晶体管，和/或，所述第二下晶体管为阈值电压较低的晶体管。

进一步，所述第一上拉晶体管为阈值电压较高的晶体管，和/或，所述第二上晶体管为阈值电压较低的晶体管。

进一步，所述第一上拉晶体管和所述第一上拉晶体管为PMOS晶体管，所述第一下拉晶体管和所述第二下拉晶体管为NMOS晶体管。

进一步，所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极电连接至所述第二存储节点，所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极电连接至所述第一存储节点。

进一步，所述第一上拉晶体管和所述第二上拉晶体管的源极与供电电压连接，且所述第一下拉晶体管和所述第二下拉晶体管的源极接地。

进一步，还包括读传输晶体管，所述读传输晶体管的源极与所述读晶体管的漏极电连接，所述读传输晶体管的栅极与所述读字线电连接，所述读传输晶体管的漏极与所述读位线电连接。

进一步，所述写传输晶体管、所述读晶体管和所述读传输晶体管为NMOS晶体管。

本发明实施例二提供一种SRAM存储器，所述SRAM存储器包括若干个前述的SRAM存储单元。

本发明实施例三提供一种基于前述的SRAM存储器的控制方法，所述控制方法包括：

对所述存储单元中的选定者进行写操作时，将与所述选定者对应的写字线设置为高电位，外围电路传递到位线对上的信息作为输入；以及

对多个所述存储单元中的选定者进行读操作时，将与所述选定者对应的读字线设置为低电位，将所述读位线设置为高电位，并将未选定者对应的读字线设置为高电位，以通过所述读位线读取所述选定者中的信息。

综上所述，根据本发明的7T SRAM存储单元，其使用阈值电压较高的晶体管替换现有技术中的普通晶体管作为第一下拉晶体管，使用阈值电压较低的晶体管(LVT)替换现有技术中的普通晶体管作为第二下晶体管，在不增加晶体管，保持SRAM存储单元较小的面积的前提下，显著的提高了写“1”操作的操作速度，使写“1”操作变的更加容易，提高了写容限，进而提高了SRAM存储单元的性能和稳定性。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有的8T SRAM存储单元的示意图；

图2A为根据本发明的一个实施例的SRAM存储单元的示意图；

图2B为根据本发明的另一实施例的SRAM存储单元的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参考图2A和图2B对本发明的SRAM存储单元进行详细描述。其中，图2A为根据本发明的一个实施例的SRAM存储单元的示意图；图2B为根据本发明的另一实施例的SRAM存储单元的示意图。

根据本发明的一个方面，在本发明提供了一种SRAM存储单元包括：

字线对，所述字线对包括写字线WWL和读字线RWL；位线对，所述位线对包括写位线WBL和读位线RBL。

存储单元位于所述字线对和所述位线对之间，所述存储单元包括读出端和写入端.

其中所述读出端的读晶体管(RPD)215和读传输晶体管(RPG)214通过所述读字线RWL控制，以实现信息的读取，所述写入端的写传输晶体管213通过所述写字线WWL控制，以实现信息的输入。

具体地，所述存储单元的尺寸在很大程度上决定了SRAM芯片的尺寸，因此，需要使存储单元的尺寸尽可能地小。存储单元可以由反向单元构成，用于将存储节点的电位反向。如图2A和图2B所示，存储单元包括第一反相器211、第二反相器212、写传输晶体管213、读晶体管(RPD)215和读传输晶体管(RPG)214。下面将结合图2A-2B详细介绍本发明的SRAM存储单元。

如图2A所示，本发明的SRAM存储单元包括第一反相器211和第二反相器212，所述第一反相器211包括第一上拉晶体管211A和第一下拉晶体管211B，所述第一上拉晶体管211A的漏极和所述第一下拉晶体管211B的漏极电连接形成第一存储节点Q3，所述第二反相器212包括第二上拉晶体管212A和第二下拉晶体管212B，所述第二上拉晶体管212A的漏极和所述第二下拉晶体管212B的漏极电连接形成第二存储节点Q4，所述第一存储节点Q3和所述第二存储节点Q4为非对称节点。

进一步地，所述第一上拉晶体管211A的栅极和所述第一下拉晶体管211B的栅极电连接至所述第二存储节点Q4，所述第二上拉晶体管212A的栅极和所述第二下拉晶体管212B的栅极电连接至所述第一存储节点Q3。所述第一上拉晶体管211A和所述第二上拉晶体管212A的源极与供电电压Vdd连接，且所述第一下拉晶体管211B和所述第二下拉晶体管212B的源极接地Vss。

进一步地，所述第一上拉晶体管和所述第一上拉晶体管为PMOS晶体管212A，所述第一下拉晶体管和所述第二下拉晶体管为NMOS晶体管。

还包括写传输晶体管213，所述写传输晶体管213的栅极与所述写字线WWL电连接，所述写传输晶体管213的源极电连接至所述第一存储节点Q3，所述写传输晶体管213的漏极与所述写位线电连接WBL。

还包括读晶体管215和读传输晶体管214，所述读晶体管215的栅极电连接至所述第二存储节点Q4，所述读晶体管215的源极接地Vss，所述读传输晶体管214的源极与所述读晶体管215的漏极电连接，所述读传输晶体管214的栅极与所述读字线RWL电连接，所述读传输晶体管214的漏极与所述读位线RBL电连接。

示例性地，所述写传输晶体管213、所述读晶体管215和所述读传输晶体管214为NMOS晶体管。

其中，在本发明的SRAM存储单元中，所述第一下拉晶体管211B为阈值电压较高的晶体管(HVT)，和/或，所述第二下晶体管212B为阈值电压较低的晶体管(LVT)。可通过在不同光罩下进行不同条件的离子注入来实现阈值电压较高的晶体管(例如，通过重掺杂实现)和阈值电压较低的晶体管(例如，通过轻掺杂实现)。

如图2A所示，当采用本发明的SRAM存储单元只进行写“1”操作时，由于所述第一下拉晶体管211B为阈值电压较高的晶体管，其可提供与普通晶体管相比更小的开启电流(Ion)，如果第一下拉晶体管211B和写传输晶体管213共用一个鳍式半导体器件，那么第一下拉晶体管211B会弱于写传输晶体管213，当栅极电压从“1”到“0”时，第一下拉晶体管211B将会很容易且快速地关闭。而由于所述第二下拉晶体管212B为阈值电压较低的晶体管，当栅极电压从“0”到“1”时，第二下拉晶体管212B很容易关闭。

在本发明的另一方面，如图2B所示，可选地而非必需地，所述第一上拉晶体管211A也可以为阈值电压较高的晶体管，和/或，所述第二上拉晶体管212A可以为阈值电压较低的晶体管(LVT)。当采用本发明的SRAM存储单元只进行写“0”操作时，由于第一上拉晶体管211A为阈值电压较高的晶体管，其可提供与普通晶体管相比更小的开启电流(Ion)，如果第一上拉晶体管211A和写传输晶体管213共用一个鳍式半导体器件，那么第一上拉晶体管211A会弱于写传输晶体管213。当栅极电压从“0”到“1”时，第一上拉晶体管211A将会很容易且快速地关闭。由于第二上拉晶体管212A可以为阈值电压较低的晶体管，当栅极电压从“1”到“0”时，第二上拉晶体管212A很容易关闭。

综上所述，根据本发明的7T SRAM存储单元，其使用阈值电压较高的晶体管替换现有技术中的普通晶体管作为第一下拉晶体管，使用阈值电压较低的晶体管(LVT)替换现有技术中的普通晶体管作为第二下晶体管，在不增加晶体管，保持SRAM存储单元较小的面积的前提下，显著的提高了写“1”操作的操作速度，使写“1”操作变的更加容易，提高了写容限，进而提高了SRAM存储单元的性能和稳定性。

实施例二

本发明还提供了一种SRAM存储器，所述SRAM存储器包括实施例一种所述的SRAM存储单元，其中所述存储器中可以包括若干所述SRAM存储单元，其中，所述SRAM存储单元可以沿着行方向排列或以其他方式排列。

由于实施例一中的SRAM存储单元具有较高的写“1”操作的操作速度和高的写容限，因此本发明的SRAM存储器也具有同样的优点。

实施例三

本发明还提供了一种所述SRAM存储器的控制方法，所述控制方法包括：

对所述存储单元中的选定者进行写操作时，将与所述选定者对应的写字线设置为高电位，外围电路传递到所述位线对上的信息作为输入；以及

对多个所述存储单元中的选定者进行读操作时，将与所述选定者对应的读字线设置为低电位，将所述读位线设置为高电位，并将未选定者对应的读字线设置为高电位，以通过所述读位线读取所述选定者中的信息。

进一步，将与所述多个所述存储单元中的第一选定者对应的所述写字线设置为高电位，并同时将与所述多个存储单元中的第二选定者对应的所述读字线设置为高电位，以便同时对所述第一选定者进行写操作和对所述第二选定者进行读操作。

根据本发明的7T SRAM存储单元，其使用阈值电压较高的晶体管替换现有技术中的普通晶体管作为第一下拉晶体管，使用阈值电压较低的晶体管(LVT)替换现有技术中的普通晶体管作为第二下晶体管，在不增加晶体管，保持SRAM存储单元较小的面积的前提下，显著的提高了写“1”操作的操作速度，使写“1”操作变的更加容易，提高了写容限，进而提高了SRAM存储单元的性能和稳定性。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种SRAM存储单元，包括：

字线对，所述字线对包括写字线和读字线；

位线对，所述位线对包括写位线和读位线；

第一反相器和第二反相器，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极电连接形成第一存储节点，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管的漏极和所述第二下拉晶体管的漏极电连接形成第二存储节点，所述第一存储节点和所述第二存储节点为非对称节点；

写传输晶体管，所述写传输晶体管的源极电连接至所述第一存储节点，所述写传输晶体管的栅极与所述写字线电连接，所述写传输晶体管的漏极与所述写位线电连接；

读晶体管，所述读晶体管的栅极电连接至所述第二存储节点，所述读晶体管的源极接地；

其中，所述第一下拉晶体管为阈值电压较高的晶体管，和/或，所述第二下晶体管为阈值电压较低的晶体管。

2.根据权利要求1所述的存储单元，其特征在于，所述第一上拉晶体管为阈值电压较高的晶体管，和/或，所述第二上晶体管为阈值电压较低的晶体管。

3.根据权利要求1所述的存储单元，其特征在于，所述第一上拉晶体管和所述第一上拉晶体管为PMOS晶体管，所述第一下拉晶体管和所述第二下拉晶体管为NMOS晶体管。

4.根据权利要求1所述的存储单元，其特征在于，所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极电连接至所述第二存储节点，所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极电连接至所述第一存储节点。

5.根据权利要求4所述的存储单元，其特征在于，所述第一上拉晶体管和所述第二上拉晶体管的源极与供电电压连接，且所述第一下拉晶体管和所述第二下拉晶体管的源极接地。

6.根据权利要求1所述的存储单元，其特征在于，还包括读传输晶体管，所述读传输晶体管的源极与所述读晶体管的漏极电连接，所述读传输晶体管的栅极与所述读字线电连接，所述读传输晶体管的漏极与所述读位线电连接。

7.根据权利要求6所述的存储单元，其特征在于，所述写传输晶体管、所述读晶体管和所述读传输晶体管为NMOS晶体管。

8.一种SRAM存储器，其特征在于，所述SRAM存储器包括若干个如权利要求1-7中任一项所述的SRAM存储单元。

9.一种基于权利要求8所述的SRAM存储器的控制方法，其特征在于，所述控制方法包括：

对所述存储单元中的选定者进行写操作时，将与所述选定者对应的写字线设置为高电位，外围电路传递到位线对上的信息作为输入；以及

对多个所述存储单元中的选定者进行读操作时，将与所述选定者对应的读字线设置为低电位，将所述读位线设置为高电位，并将未选定者对应的读字线设置为高电位，以通过所述读位线读取所述选定者中的信息。