CN112802508A - 一种sram单元结构、sram存储器以及上电初始化方法 - Google Patents
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Abstract
本发明公开一种SRAM单元结构、SRAM存储器以及上电初始化方法，属于半导体领域。以解决由于主从结构的引入增加了较多的晶体管和增加了较多的控制信号，会增大芯片面积，增加功耗的技术问题。所述SRAM单元结构包括存储元，所述存储元包括：第一反相器以及第二反相器；所述第一反相器和所述第二反相器交叉耦合后，形成有第一存储节点和第二存储节点。所述SRAM单元结构还包括晶体管电路，其中，所述晶体管电路与所述第一存储节点和所述第二存储节点中的至少一个存储节点电连接，用于使所述第一存储节点和所述第二存储节点具有固定的上电电位。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种SRAM单元结构、SRAM存储器以及上电初始化方法。
背景技术
SRAM(Random-Access Memory，静态随机存取存储器)是一种具有静止存取功能的内存，不需要刷新电路就能保存它内部存储的数据。当SRAM用于芯片中时，在芯片系统检测到未授权的非法访问时，芯片系统可以切断SRAM的电源以避免攻击者窃取数据。但是，SRAM存在信息残留问题，可以通过老化压印提取的方法部分恢复掉电前存储的信息。其中，老化压印提取是指当某一存储单元长期存储固定数据时，对称的两个晶体管将发生不同程度的BTI(Bias Temperature Instability，偏压温度不稳定性)老化效应，产生永久性阈值电压失配，导致SRAM单元上电后有一定概率(约10％～20％)读出与原存储数值相反的上电电位。
目前，通过主从结构的SRAM单元，使存储数据在两个节点之间不断交换，以均衡老化问题，消除阈值电压失配。但由于主从结构的引入，增加了较多的晶体管和增加了较多的控制信号，势必会增大芯片面积，增加功耗。
发明内容
基于此，本发明的目的在于提供一种SRAM单元结构、SRAM存储器以及上电初始化方法，以解决由于主从结构的引入增加了较多的晶体管和增加了较多的控制信号，会增大芯片面积，增加功耗的技术问题。
第一方面，本发明提供了一种SRAM单元结构，SRAM单元结构包括存储元，存储元包括：第一反相器以及第二反相器；第一反相器和第二反相器交叉耦合后，形成有第一存储节点和第二存储节点。SRAM单元结构还包括晶体管电路，其中，晶体管电路与第一存储节点和第二存储节点中的至少一个存储节点电连接，用于使第一存储节点和第二存储节点具有固定的上电电位。
与现有技术相比，本发明提供的SRAM单元结构包括晶体管电路。其中，晶体管电路与所述第一存储节点和所述第二存储节点中的至少一个存储节点电连接。在所述SRAM单元结构上电时，用于将第一存储节点或第二存储节点的电位拉至高电位，此时另一个存储节点即为低电位，此时所述第一存储节点和所述第二存储节点具有固定的上电电位。基于此，本发明仅在SRAM单元结构中引入了晶体管电路，相对于现有技术中由于主从结构的引入，仅增加晶体管，且未增加控制信号，可以减小芯片面积以及功耗。再者，由于晶体管电路的存在，会在SRAM单元结构上电时，使第一存储节点和第二存储节点具有固定的上电电位，提高了SRAM单元结构的数据安全性，解决了由于SRAM单元长期存储固定数据时，对称的两个晶体管将发生不同程度的BTI老化效应，产生永久性阈值电压失配，导致该单元上电后有一定概率读出与原存储数值相反的上电电位的技术问题。
第二方面，本发明还公开了一种SRAM存储器，包括上述SRAM单元结构。
第三方面，本发明还公开了一种上电初始化方法包括：当所述SRAM单元结构上电时，晶体管电路通过电源端或接地端调整两个存储节点的上电电位，使两个所述存储节点具有不同的固定上电电位。
本发明第二方面和第三方面的有益效果与第一方面相同，此处不在赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了现有技术中主从结构的SRAM单元的示意图；
图2示出了本发明实施例提供的SRAM单元结构中存储元的结构示意图；
图3示出了本发明实施例提供的一种SRAM单元结构的结构示意图；
图4示出了本发明实施例提供的另一种SRAM单元结构的结构示意图；
图5示出了本发明实施例提供的另一种SRAM单元结构的结构示意图；
图6示出了本发明实施例提供的另一种SRAM单元结构的结构示意图；
图7示出了本发明实施例提供的另一种SRAM单元结构的结构示意图；
图8示出了本发明实施例提供的另一种SRAM单元结构的结构示意图；
图9示出了本发明实施例提供的一种SRAM单元结构的静态噪声容限失配图；
图10示出了本发明实施例提供的一种SRAM单元结构的静态噪声容限失配图；
图11示出了本发明实施例提供的一种SRAM单元结构的读写时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
在附图中示出本发明实施例的各种示意图，这些图并非按比例绘制。其中，为了清楚明白的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以是通过中间媒介间接相连。
SRAM(Random-Access Memory，静态随机存取存储器)是一种具有静止存取功能的内存，不需要刷新电路就能保存它内部存储的数据。当SRAM用于芯片中时，在芯片系统检测到未授权的非法访问时，芯片系统可以切断SRAM的电源以避免攻击者窃取数据。但是，SRAM存在信息残留问题，可以通过老化压印提取的方法部分恢复掉电前存储的信息。其中，老化压印提取是指当某一存储单元长期存储固定数据时，对称的两个晶体管将发生不同程度的BTI老化效应，产生永久性阈值电压失配，导致SRAM单元上电后有一定概率(约10％～20％)读出与原存储数值相反的上电电位。
目前，通过采用主从结构的SRAM单元，使存储数据在两个节点之间不断交换，以均衡老化问题，消除阈值电压失配。图1示出了现有技术中提供的一种主从结构的SRAM单元。可以看出，由于主从结构的引入，增加了控制信号ST_CLK、MT_CLK以及T_RST，还增加了多个晶体管。基于此，图1采用主从结构的SRAM单元，会增大芯片面积，从而增加芯片的功耗。
基于此，本发明实施例公开了一种SRAM单元结构，SRAM单元结构包括存储元。参照图2，存储元包括：第一反相器11以及第二反相器12；第一反相器11和第二反相器12交叉耦合后，形成有第一存储节点Q和第二存储节点QB。其中，存储元是组成存储器的基础和核心，它用来存储一位二进制信息0或1。
示例性的，本发明实施例提供的存储元为六管SRAM存储元。六管SRAM存储元为由两个MOS反相器交叉耦合而成的触发器，一个存储元存储一位二进制数。六管SRAM存储元具有两个稳定的状态，并且六管SRAM存储元的第一存储节点和第二存储节点的电位总是互为相反的。例如，第一存储节点的电位表示0，则第二存储节点的电位表示为1。又例如，第一存储节点的电位表示1，则第二存储节点的电位表示为0。
具体的，参照图2，第一反相器11和第二反相器12的电路结构沿存储元的中心轴线成轴对称结构。
其中，第一反相器11包括第一P型晶体管P1和第一N型晶体管N1；第一P型晶体管P1的源极与电源端VDD电连接，第一P型晶体管P1的漏极与第一N型晶体管N1的漏极电连接于第一存储节点Q，第一N型晶体管N1的源极接地(与接地端GND电连接)，第一P型晶体管P1的栅极和第一N型晶体管N1的栅极电连接于第二存储节点QB。
第二反相器包括12第二P型晶体管P2和第二N型晶体管N2；第二P型晶体管P2的源极与电源端VDD电连接，第二P型晶体管P2的漏极与第二N型晶体管N2的漏极电连接于第二存储节点QB，第二N型晶体管N2的源极接地GND(与接地端GND电连接)，第二P型晶体管P2的栅极和第二N型晶体管N2的栅极电连接于第一存储节点Q。
参照图2，存储元还包括第三N型晶体管N3和第四N型晶体管N4；第三N型晶体管N3的源极与第一存储节点电连接，漏极与位线BLB相连接，栅极与字线电连接。第四N型晶体管N4的源极与第二存储节点电连接，漏极与位线BL相连接，栅极与字线电连接。
上述存储元中应用的P型晶体管和N型晶体管均为金属氧化物半导体场效应晶体管。由于金属氧化物半导体场效应晶体管具有很高的输入阻抗，在电路中便于直接耦合，容易制成规模大的集成电路，故在本发明实施例中的第一反相器和第二反相器中应用金属氧化物半导体场效应晶体管，容易在后续形成集成电路。
本发明实施例提供的SRAM单元结构还包括晶体管电路，晶体管电路与所述第一存储节点和所述第二存储节点中的至少一个存储节点电连接，用于使所述第一存储节点和所述第二存储节点具有固定的上电电位。提高了SRAM单元结构的数据安全性，解决了由于SRAM单元长期存储固定数据时，对称的两个晶体管将发生不同程度的BTI(BiasTemperature Instability，偏压温度不稳定性)老化效应，产生永久性阈值电压失配，导致该单元上电后有一定概率读出与原存储数值相反的上电电位的技术问题。
其中，上述晶体管电路包括至少一个晶体管，每个晶体管与相应存储节点电连接。晶体管电路包括上拉晶体管和/或下拉晶体管，其中，上拉晶体管与第一存储节点电连接，下拉晶体管与第二存储节点电连接。或上拉晶体管与第二存储节点电连接，下拉晶体管与第一存储节点电连接。或上拉晶体管与第一存储节点电连接。或上拉晶体管与第二存储节点电连接。或下拉晶体管与第一存储节点电连接。或下拉晶体管与第二存储节点电连接。
值得注意的是，上述两个存储节点中的一个存储节点通过上拉晶体管与电源端电连接，另一存储节点通过上拉晶体管与接地端电连接。用于在电源端和/或接地端的作用下，使所述第一存储节点和所述第二存储节点具有固定的上电电位。
可以理解，为了减少晶体管的数量，上述SRAM单元结构可以仅包括上拉晶体管或下拉晶体管。
参照图3，晶体管电路包括上拉晶体管P3，上拉晶体管P3的源极与电源VDD电连接，上拉晶体管P3的漏极与第一存储节点Q电连接，上拉晶体管的栅极与字线WL电连接。此时，上拉晶体管用于使第一存储节点Q的上电电位固定为“1”，第二存储节点QB的上电电位固定为“0”。具体的，在SRAM单元结构上电时，字线WL为低电平，晶体管P3开启，电源电压通过P3向第一存储节点Q充电，使得第一存储节点Q早于第二存储节点QB升至高电平，N2晶体管提前开启，将第二存储节点QB拉低至低电平，从而形成第一存储节点Q的上电电位固定为“1”，第二存储节点QB的上电电位固定为“0”的稳态。
参照图4，晶体管电路包括上拉晶体管P3的情况下，上拉晶体管P3的源极与电源VDD电连接，上拉晶体管P3的漏极与第二存储节点QB电连接，上拉晶体管的栅极与字线WL电连接。此时，上拉晶体管用于使第一存储节点Q的上电电位固定为“0”，第二存储节点QB的上电电位固定为“1”。具体的，在SRAM单元结构上电时，字线WL为低电平，晶体管P3开启，电源电压通过P3向第二存储节点QB充电，使得第二存储节点QB早于第一存储节点Q升至高电平，N1晶体管提前开启，将第一存储节点Q拉低至低电平，从而形成Q节点的上电电位固定为“0”，QB节点的上电电位固定为“1”的稳态。
参照图5，晶体管电路包括下拉晶体管N5，下拉晶体管N5的源极接地，下拉晶体管N5的漏极与所述第一存储节点Q电连接，下拉晶体管N5的栅极与字线WL电连接。此时，上拉晶体管用于使第一存储节点Q的上电电位固定为“0”，第二存储节点QB的上电电位固定为“1”。具体的，在SRAM单元结构上电时，Q节点通过N5晶体管放电，使得Q节点始终处于低电平，P2晶体管提前开启，电源电压将QB节点充电至高电平，从而形成Q节点上电电位为“0”，QB节点上电电位为“1”的稳态。
参照图6，晶体管电路包括下拉晶体管N5，下拉晶体管N5的源极接地，下拉晶体管N5的漏极与所述第二存储节点QB电连接，下拉晶体管N5的栅极与字线WL电连接。此时，上拉晶体管用于使第一存储节点Q的上电电位固定为“1”，第二存储节点QB的上电电位固定为“0”。具体的，在SRAM单元结构上电时，QB节点通过N5晶体管放电，使得QB节点始终处于低电平，P1晶体管提前开启，电源电压将Q节点充电至高电平，从而形成Q节点上电电位为“1”，QB节点上电电位为“0”的稳态。
可以理解，为了使SRAM单元结构中的反相器在上电时可以更大概率具有固定的上电电位，更好的缓解老化压印带来的数据安全性威胁，本发明实施例提供的SRAM单元结构可以包括上拉晶体管P3和下拉晶体管N5。
在实际中，仅采用上拉晶体管或下拉晶体管时，SRAM单元结构上电电位固定到0或1的概率小于采用上拉晶体管和下拉晶体管时，SRAM单元结构上电电位固定到0或1的概率。
参照图7，晶体管电路包括上拉晶体管P3和下拉晶体管N5，上拉晶体管P3的源极与电源电连接，上拉晶体管P3的漏极与第一存储节点Q电连接，上拉晶体管P3的栅极与字线电连接。下拉晶体管N5的源极接地，下拉晶体管N5的漏极与第二存储节点QB电连接，下拉晶体管N5的栅极与字线WL电连接。上拉晶体管用于使第一存储节点Q具有固定的上电电位“1”。下拉晶体管用于使第二存储节点QB具有固定的上电电位“0”。具体的，当SRAM单元结构上电时，Q节点通过P3晶体管从电源电压充电，使得Q节点更早点达到高电平，QB节点通过N5晶体管放电，拉低至低电平，从而形成Q节点为“1”，QB节点为“0”的稳态。
参照图8，晶体管电路包括上拉晶体管P3和下拉晶体管N5，上拉晶体管P3的源极与电源电连接，上拉晶体管P3的漏极与第二存储节点QB电连接，上拉晶体管P3的栅极与字线电连接。下拉晶体管N5的源极接地，下拉晶体管N5的漏极与第以存储节点Q电连接，下拉晶体管N5的栅极与字线WL电连接。上拉晶体管用于使第二存储节点QB具有固定的上电电位“1”。下拉晶体管用于使第一存储节点Q具有固定的上电电位“0”。具体的，当SRAM单元结构上电时，QB节点通过P3晶体管从电源电压充电，使得QB节点更早点达到高电平，Q节点通过N5晶体管放电，拉低至低电平，从而形成Q节点为“0”，QB节点为“1”的稳态。
在满足上述任一情况下，SRAM单元结构在上电时，由于上拉晶体管P3和/或下拉晶体管N5的存在，会使第一存储节点和/或第二存储节点统一偏向‘0’或‘1’，表现为其静态噪声容限发生失配。
图9示出了一种SRAM单元静态噪声容限失配图，参照图9，曲线1-曲线4分别为构成SRAM的两个反相器中其中一个的输入输出特性曲线，其中，曲线1的横坐标和纵坐标分别为现有技术中未增加上拉和/或下拉晶体管的SRAM单元结构时，其中一个反相器的输出电压和输入电压。曲线3的横坐标和纵坐标分别为现有技术中未增加上拉和/或下拉晶体管的SRAM单元结构时，另一个反相器的输入电压和输出电压。曲线2的横坐标和纵坐标分别为本发明实施例中增加了上拉和/或下拉晶体管的SRAM单元结构时，其中一个反相器的输出电压和输入电压。曲线4的横坐标和纵坐标分别为本发明实施例中增加了上拉和/或下拉晶体管的SRAM单元结构时，另一个反相器的输入电压和输出电压。
参照图9，可以看出，曲线1和曲线3围合成的左右两个图形的范围相同，也就是说，在现有技术中，未增加上拉和/或下拉晶体管的SRAM单元结构中，在上电时，SRAM单元结构的上电电位为0或者1的概率相等。在实际中，SRAM单元结构的上电电位为第一存储节点的上电电位。
参照图9，曲线2和曲线4围合成的左右两个图形的范围不同。具体为：左边的图形的面积小于右边图形的面积。其中，左边图形的面积用于表征在上电时，SRAM单元结构中的上电电位为0的概率，左边图形的面积用于表征在上电时，SRAM单元结构的上电电位为1的概率。也就是说，在增加了上拉和/或下拉晶体管的SRAM单元结构中，在上电时，SRAM单元结构中的反相器的上电电位为1的概率可以为大于上电电位为0的概率。基于此，运用本发明实施例提供的SRAM单元结构上电电位‘1’的概率明显大于上电电位‘0’的概率，这样上电时就会大概率固定为‘1’，能够缓解老化压印带来的数据安全性威胁。其中，图9的曲线2和4对应于图3、图6和图7中的SRAM单元结构的两个反相器中其中一个的输入输出特性曲线。
图10示出了另一种SRAM单元静态噪声容限失配图，参照图10，曲线5-曲线8为构成SRAM的两个反相器中其中一个的输入输出特性曲线，其中，曲线6的横坐标和纵坐标分别为现有技术中未增加上拉和/或下拉晶体管的SRAM单元结构时，其中一个反相器的输出电压和输入电压。曲线7的横坐标和纵坐标分别为现有技术中未增加上拉和/或下拉晶体管的SRAM单元结构时，其中一个反相器的输入电压和输出电压。曲线5的横坐标和纵坐标分别为本发明实施例中增加了上拉和/或下拉晶体管的SRAM单元结构时，其中一个反相器的输出电压和输入电压。曲线8的横坐标和纵坐标分别为本发明实施例中增加了上拉和/或下拉晶体管的SRAM单元结构时，其中一个反相器的输入电压和输出电压。
可以看出，以横坐标的中线为将图10分为左右两侧，曲线6和曲线7围合成的左右两个图形的范围相同，也就是说，在未增加上拉和/或下拉晶体管的SRAM单元结构中，在上电时，SRAM单元结构中的反相器的上电电位为0或者1的概率相等。
以横坐标的中线为将图10分为左右两侧，曲线5和曲线8围合成的左右两个图形的范围不同。具体为：左边的图形的面积大于右边图形的面积。其中，左边图形的面积用于表征在上电时，SRAM单元结构中的反相器的上电电位为0的概率，右边图形的面积用于表征在上电时，SRAM单元结构中的反相器的上电电位为1的概率。也就是说，在增加了上拉和/或下拉晶体管的SRAM单元结构中，在上电时，SRAM单元结构中的反相器的上电电位为1的概率小于上电电位为的概率。基于此，运用本发明实施例提供的SRAM单元结构上电电位‘0’的概率明显大于上电电位‘1’的概率，这样上电时就会大概率固定为‘0’，能够缓解老化压印带来的数据安全性威胁。其中，图10的曲线5和8对应于图2、图5和图8中的SRAM单元结构的两个反相器中其中一个的输入输出特性曲线。
例如，参照图9，本发明实施例中的SRAM单元结构存‘1’的静态噪声容限明显大于存‘0’的静态噪声容限，这样上电时上电电位就会大概率固定为‘1’，缓解老化压印带来的数据安全性威胁。又例如，参照图10，本发明实施例中的SRAM单元结构存‘0’的静态噪声容限明显大于存‘1’的静态噪声容限，这样上电时上电电位就会大概率固定为‘0’，同样可以缓解老化压印带来的数据安全性威胁。
参照图11，本发明实施例提供的SRAM单元结构的基本时序与传统SRAM单元结构的时序相同，当字线WL为高电平，位线BL为高电平，BLB为低电平时进行写1操作，Q点电平发生升高，写1成功；当字线WL为高电平，位线BL和BLB均为高电平时进行读操作，BLB线通过QB点进行放电，电位下降，读1成功；当字线WL为高电平，BLB为高电平，位线BL为低电平时进行写0操作，QB点电平发生升高，写0成功；当字线WL为高电平，位线BL和BLB均为高电平时进行读操作，位线BL线通过Q点进行放电，电位下降，读0成功。
本发明实施例还公开了一种SRAM存储器，包括上述SRAM单元结构。SRAM存储器具有与本发明实施例提供的SRAM单元结构备相同的技术效果，在此不做赘述。
本发明实施例还公开了一种上电初始化方法，包括：当SRAM单元结构上电时，晶体管电路通过电源端或接地端调整两个存储节点的上电电位，使两个所述存储节点具有不同的固定上电电位。上电初始化方法具有与本发明实施例提供的SRAM单元结构备相同的技术效果，在此不做赘述。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于设备实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种SRAM单元结构，其特征在于，所述SRAM单元结构包括存储元，所述存储元包括：第一反相器以及第二反相器；所述第一反相器和所述第二反相器交叉耦合后，形成有第一存储节点和第二存储节点；
所述SRAM单元结构还包括晶体管电路，其中，所述晶体管电路与所述第一存储节点和所述第二存储节点中的至少一个存储节点电连接，用于使所述第一存储节点和所述第二存储节点具有固定的上电电位。
2.根据权利要求1所述的SRAM单元结构，其特征在于，所述晶体管电路包括至少一个晶体管，每个所述晶体管与相应所述存储节点电连接。
3.根据权利要求2所述的SRAM单元结构，其特征在于，所述晶体管电路包括上拉晶体管和/或下拉晶体管。
4.根据权利要求3所述的SRAM单元结构，其特征在于，所述两个存储节点中的一个存储节点通过所述上拉晶体管与电源端电连接，另一存储节点通过所述上拉晶体管与接地端电连接。
5.根据权利要求3所述的SRAM单元结构，其特征在于，所述上拉晶体管为P型晶体管；所述下拉晶体管为N型晶体管。
6.根据权利要求3-5任一项所述的SRAM单元结构，其特征在于，所述两个存储节点为第一存储节点和第二存储节点；
在所述晶体管电路包括上拉晶体管的情况下，所述上拉晶体管的源极与电源电连接，所述上拉晶体管的漏极与所述第一存储节点电连接，所述上拉晶体管的栅极与字线电连接；
或，所述两个存储节点为第一存储节点和第二存储节点；
在所述晶体管电路包括上拉晶体管的情况下，所述上拉晶体管的源极与电源电连接，所述上拉晶体管的漏极与所述第二存储节点电连接，所述上拉晶体管的栅极与字线电连接。
7.根据权利要求3-5任一项所述的SRAM单元结构，其特征在于，所述两个存储节点为第一存储节点和第二存储节点；
在所述晶体管电路包括下拉晶体管的情况下，所述下拉晶体管的源极接地，所述下拉晶体管的漏极与所述第一存储节点电连接，所述下拉晶体管的栅极与字线电连接；
或，所述两个存储节点为第一存储节点和第二存储节点；
在所述晶体管电路包括下拉晶体管的情况下，所述下拉晶体管的源极接地，所述下拉晶体管的漏极与第二存储节点电连接，所述下拉晶体管的栅极与字线电连接。
8.根据权利要求3-5任一项所述的SRAM单元结构，其特征在于，所述两个存储节点为第一存储节点和第二存储节点；
在所述晶体管电路包括上拉晶体管和下拉晶体管的情况下，所述上拉晶体管的源极与电源电连接，所述上拉晶体管的漏极与所述第一存储节点电连接，所述上拉晶体管的栅极与字线电连接；所述下拉晶体管的源极接地，所述下拉晶体管的漏极与所述第二存储节点电连接，所述下拉晶体管的栅极与字线电连接；
或，所述两个存储节点为第一存储节点和第二存储节点；
在所述晶体管电路包括上拉晶体管和下拉晶体管的情况下，所述上拉晶体管的源极与电源电连接，所述上拉晶体管的漏极与所述第二存储节点电连接，所述上拉晶体管的栅极与字线电连接；所述下拉晶体管的源极接地，所述下拉晶体管的漏极与所述第一存储节点电连接，所述下拉晶体管的栅极与字线电连接。
9.一种SRAM存储器，其特征在于，包括权利要求1-9任一项所述的SRAM单元结构。
10.一种上电初始化方法，其特征在于，应用于权利要求1-8任一项所述的SRAM单元结构，所述上电初始化方法包括：
当所述SRAM单元结构上电时，晶体管电路通过电源端或接地端调整两个存储节点的上电电位，使两个所述存储节点具有不同的固定上电电位。
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Citations (4)
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| US5325325A (en) * | 1990-03-30 | 1994-06-28 | Sharp Kabushiki Kaisha | Semiconductor memory device capable of initializing storage data |
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| CN106558334A (zh) * | 2015-09-24 | 2017-04-05 | 中芯国际集成电路制造(上海)有限公司 | 一种sram存储单元、sram存储器及其控制方法 |
| CN110415747A (zh) * | 2019-07-12 | 2019-11-05 | 北京新忆科技有限公司 | 非挥发性存储内存及其存储单元 |
-
2021
- 2021-01-27 CN CN202110114507.XA patent/CN112802508A/zh active Pending
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