CN112885391B - 一种sram存储单元、sram存储器以及数据存储方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 23
- 238000013500 data storage Methods 0.000 title claims abstract description 10
- 230000003068 static effect Effects 0.000 title description 10
- 230000005540 biological transmission Effects 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 230000032683 aging Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 230000003679 aging effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 238000006880 cross-coupling reaction Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 208000037516 chromosome inversion disease Diseases 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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Abstract
本发明公开一种SRAM存储单元、SRAM存储器以及数据存储方法，属于半导体领域。使SRAM存储单元中的存储数据在存储节点之间不断交换，消除阈值失配。包括主电路和从属电路。主电路包括交叉耦合的第一反相器和第二反相器，第一反相器和第二反相器相互交叉耦合后，形成有第一存储节点和第二存储节点；从属电路包括串接在第二反相器的输出端和第一反相器的输入端之间的第一开关电路；从属电路还包括依次串接在第一存储节点和第二存储节点之间的第二开关电路、反相器电路以及第三开关电路；在一个存储周期内，当对第一开关电路、第二开关电路以及第三开关电路依次按照第一控制方式和第二控制方式进行控制后，第一存储节点和第二存储节点中的存储电位发生翻转。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种SRAM存储单元、SRAM存储器以及数据存储方法。
背景技术
SRAM(Random-Access Memory，静态随机存取存储器)是一种具有静止存取功能的内存，不需要刷新电路就能保存它内部存储的数据。当SRAM用于芯片中时，在芯片系统检测到未授权的非法访问时，芯片系统可以切断SRAM的电源以避免攻击者窃取数据。但是，SRAM存在信息残留问题，可以通过老化压印提取的方法部分恢复掉电前存储的信息。其中，老化压印提取是指当某一存储单元长期存储固定数据时，对称的两个晶体管将发生不同程度的BTI(Bias Temperature Instability，偏压温度不稳定性)老化效应，产生永久性阈值电压失配，导致SRAM存储单元上电后有一定概率(约10％～20％)读出与原存储数值相反的上电初值。
发明内容
基于此，本发明的目的在于提供一种SRAM存储单元、SRAM存储器以及数据存储方法，以使SRAM存储单元中的存储数据在第一存储节点和第二存储节点之间不断交换，均衡老化问题，消除阈值失配。
第一方面，本发明提供了一种SRAM存储单元，SRAM存储单元包括主电路和从属电路。主电路包括交叉耦合的第一反相器和第二反相器，第一反相器和第二反相器相互交叉耦合后，形成有第一存储节点和第二存储节点。从属电路包括串接在第二反相器的输出端和第一反相器的输入端的第一开关电路；从属电路还包括依次串接在第一存储节点和第二存储节点之间的第二开关电路、反相器电路以及第三开关电路。在一个存储周期内，当对第一开关电路、第二开关电路以及第三开关电路依次按照第一控制方式和第二控制方式进行控制后，第一存储节点和第二存储节点中的存储电位发生翻转。
与现有技术相比，本发明提供的SRAM存储单元在一个周期内，在一个存储周期内，当对第一开关电路、第二开关电路以及第三开关电路依次按照第一控制方式和第二控制方式进行控制后，第一存储节点和第二存储节点中的存储电位发生翻转。在现有技术中，假设第一反相器中的存储节点存储的数据为高电平，第二反相器中的存储节点存储的数据为低电平。此时，第一反相器中的第一晶体管和第二晶体管分别处于负偏压与正偏压状态，若长时间的处于该状态，则第一晶体管和第二晶体管就容易发生BTI效应。此后，SRAM存储单元若进行重启操作，由于第一反相器中的第一晶体管和第二晶体管相较于第二反相器中的第三晶体管和第四晶体管更难开启，则电源电压率先对第二反相器中的存储节点进行充电，第一反相器中的存储节点则通过第二晶体管放电，形成稳态时，第一反相器中的存储节点与第二反相器中的存储节点所存储的数据大概率为“0”和“1”。因此，SRAM存储单元因为BTI老化效应的存在具有了非易失性，上电的数据与先前存储的数据具有一定的关联，安全性大大降低。而在本发明中，通过第一控制方式和第二控制方式，对第一开关电路、第二开关电路以及第三开关电路进行控制后，使第一存储节点存储的数据和第二存储节点存储的数据进行来回翻转，让第一晶体管和第四晶体管与第二晶体管和第三晶体管交替进行BTI老化效应，从而均衡第一反相器和第二反相器中的四个晶体管的老化，缓解或者消除老化带来的阈值失配，强化SRAM存储单元的数据安全性。
第二方面，本发明还公开了一种SRAM存储器，包括上述SRAM存储单元。
第三方面，本发明还公开了一种数据存储方法，包括：
在一个存储周期的控制阶段，按照第一控制方式，对所述第一开关电路、所述第一开关电路、所述第二开关电路以及所述第三开关电路进行控制；
保持所述第一控制当时第一控制时间后，按照第二控制方式，对所述第一开关电路、所述第一开关电路、所述第二开关电路以及所述第三开关电路进行控制；所述第一存储节点和所述第二存储节点的存储电位发生翻转。
本发明第二方面和第三方面的有益效果与第一方面相同，此处不在赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了本发明实施例提供的SRAM存储单元中主电路的结构示意图；
图2示出了本发明实施例提供的一种SRAM存储单元的电路结构示意图；
图3示出了本发明实施例提供的一种SRAM存储单元存储阶段数据翻转时序图；
图4示出了本发明实施例提供的一种SRAM存储单元的读写时序图；
图5示出了本发明实施例提供的一种SRAM存储单元老化前后噪声容限对比；
图6示出了本发明实施例提供的一种SRAM存储单元老化后‘0’‘1’噪声容限计算。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
在附图中示出本发明实施例的各种示意图，这些图并非按比例绘制。其中，为了清楚明白的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以是通过中间媒介间接相连。
SRAM(Random-Access Memory，静态随机存取存储器)是一种具有静止存取功能的内存，不需要刷新电路就能保存它内部存储的数据。当SRAM用于芯片中时，在芯片系统检测到未授权的非法访问时，芯片系统可以切断SRAM的电源以避免攻击者窃取数据。但是，SRAM存在信息残留问题，可以通过老化压印提取的方法部分恢复掉电前存储的信息。其中，老化压印提取是指当某一存储单元长期存储固定数据时，对称的两个晶体管将发生不同程度的BTI老化效应，产生永久性阈值电压失配，导致SRAM存储单元上电后有一定概率(约10％～20％)读出与原存储数值相反的上电初值。
在相关技术中，参照图1，SRAM存储单元包括交叉耦合的第一反相器11和第二反相器12；第一反相器11和第二反相器12交叉耦合后，形成有第一存储节点Q和第二存储节点QB。其中，第一存储节点Q和第二存储节点QB用来存储一位二进制信息0或1。
示例性的，本发明实施例提供的SRAM存储单元可以为六管SRAM存储元。六管SRAM存储元为由两个MOS反相器交叉耦合而成的触发器，一个存储元存储一位二进制数。六管SRAM存储元具有两个稳定的状态，并且六管SRAM存储元的第一存储节点和第二存储节点的存储信息总是互为相反的。例如，第一存储节点的存储信息表示0，则第二存储节点的存储信息表示为1。又例如，第一存储节点的存储信息表示1，则第二存储节点的存储信息表示为0。
具体的，参照图1，第一反相器11和第二反相器12的电路结构沿存储元的中心轴线成轴对称结构。
其中，第一反相器11包括第一P型晶体管P1和第一N型晶体管N1；第一P型晶体管P1的源极与电源端VDD电连接，第一P型晶体管P1的漏极与第一N型晶体管N1的漏极电连接于第一存储节点Q，第一N型晶体管N1的源极接地(与接地端GND电连接)，第一P型晶体管P1的栅极和第一N型晶体管N1的栅极电连接于第二存储节点QB。
第二反相器包括12第二P型晶体管P2和第二N型晶体管N2；第二P型晶体管P2的源极与电源端VDD电连接，第二P型晶体管P2的漏极与第二N型晶体管N2的漏极电连接于第二存储节点QB，第二N型晶体管N2的源极接地(与接地端GND电连接)，第二P型晶体管P2的栅极和第二N型晶体管N2的栅极电连接于第一储节点Q。
参照图1，存储元还包括第三N型晶体管N3和第四N型晶体管N4；第三N型晶体管N3的源极与第一存储节点电连接，漏极与位线BLB相连接，栅极与字线电连接。第四N型晶体管N4的源极与第二存储节点电连接，漏极与位线BL相连接，栅极与字线电连接。
上述存储元中应用的P型晶体管和N型晶体管均为金属氧化物半导体场效应晶体管。由于金属氧化物半导体场效应晶体管具有很高的输入阻抗，在电路中便于直接耦合，容易制成规模大的集成电路，故在本发明实施例中的第一反相器和第二反相器中应用金属氧化物半导体场效应晶体管，容易在后续形成集成电路。
基于此，在相关技术中，假设第一反相器中的存储节点存储的数据为高电平，第二反相器中的存储节点存储的数据为低电平。此时，第一反相器中的第一P型晶体管P1和第一N型晶体管N1分别处于负偏压与正偏压状态，若长时间的处于该状态，则第一P型晶体管P1和第一N型晶体管N1就容易发生BTI效应。此后，SRAM存储单元若进行重启操作，由于第一反相器中的第一P型晶体管P1和第一N型晶体管N1相较于第二反相器中的第二P型晶体管P2和第二N型晶体管N2更难开启，则电源电压率先对第二反相器中的存储节点进行充电，第一反相器中的存储节点则通过第二晶体管放电，形成稳态时，第一反相器中的存储节点与第二反相器中的存储节点所存储的数据大概率为“0”和“1”。因此，SRAM存储单元因为BTI老化效应的存在具有了非易失性，上电的数据与先前存储的数据具有一定的关联，安全性大大降低。
基于此，本发明实施例公开了一种SRAM存储单元，SRAM存储单元包括主电路和从属电路。主电路包括交叉耦合的第一反相器和第二反相器，且第一反相器和所述第二反相器相互交叉耦合后，形成有第一存储节点和第二存储节点。从属电路包括串接在第二反相器的输出端和第一反相器的输入端之间的第一开关电路；从属电路还包括依次串接在第一存储节点和第二存储节点之间的第二开关电路、反相器电路以及第三开关电路。
在一个存储周期内，当对第一开关电路、第二开关电路以及第三开关电路上依次按照第一控制方式和第二控制方式进行控制后，第一存储节点和第二存储节点中的存储电位发生翻转。
示例性的，上述存储周期可以包括初始阶段、控制阶段以及翻转阶段。当在初始阶段时，第一存储节点和第二存储节点中的存储电位分别为高电平和低电平。在控制阶段，分别对第一开关电路、第二开关电路以及第三开关电路上依次按照第一控制方式和第二控制方式进行控制。其中，第一控制方式和第二控制方式具有不同的控制信号。在翻转阶段，第一存储节点和第二存储节点中的存储电位发生翻转，第一存储节点和第二存储节点中的存储电位分别翻转为低电平和高电平。
在一个具体的实施方式中，上述第一控制方式为向所述第一开关电路、所述第二开关电路以及所述第三开关电路上施加不同的控制信号。第二控制方式也为和第二控制方式也为向所述第一开关电路、所述第二开关电路以及所述第三开关电路上施加不同的控制信号。
其中，上述控制信号可以包括第一控制信号、第二控制信号、第三控制信号以及第四控制信号。具体的，上述控制信号对第一开关电路、第二开关电路和第三开关电路的控制方式可以为：第一控制信号对第一开关电路的第一控制端进行控制，第二控制信号对第一开关电路的第二控制端进行控制；第三控制信号对第二开关电路的第一控制端和第三开关电路的第二控制端进行控制，第四控制信号对第二开关电路的第二控制端和第三开关电路的第一控制端进行控制。
作为一种具体的实施方式，在一个周期内，在第一存储节点由高电平翻转为低电平，第二存储节点由低电平翻转为高电平的过程中，上述第一控制方式中的第一控制信号为高电平，第二控制信号为低电平，第三控制信号为高电平，第四控制信号为低电平；第二控制信号中的第一控制信号为低电平，第二控制信号为高电平，第三控制信号为低电平，第四控制信号为高电平。
作为另一种具体的实施方式，在一个周期内，在第一存储节点由低电平翻转为高电平，第二存储节点由高电平翻转为低电平的过程中，第一控制方式所包括的第一控制信号为高电平，第二控制信号为低电平，第三控制信号为高电平，第四控制信号为低电平；第二控制方式所包括的第一控制信号为低电平，第二控制信号为高电平，第三控制信号为低电平，第四控制信号为高电平。
上述第一开关电路、第二开关电路和第三开关电路均为传输门电路。
其中，第一开关电路的第一控制端为传输门中N型mos管的栅极，第一开关电路的第二控制端为传输门中p型mos管的栅极，第一开关电路的输入端与第二反相器的输出端相连接，第一开关电路的输出端与第一反相器的输入端相连接。
第二开关电路的第一控制端为传输门中N型mos管的栅极，第一开关电路的第二控制端为传输门中P型mos管的栅极，第二开关电路的输入端与第二存储节点相连接，第二开关电路的输出端与反相器电路的输入端相连接。
第三开关电路的第一控制端为传输门中N型mos管的栅极，第一开关电路的第二控制端为传输门中P型mos管的栅极，第三开关电路的输入端与反相器电路的输出端相连接，第三开关电路的输出端与第一存储节点相连接。
本发明实施例中的反相器电路包括串接的第三反相器和第四反相器，第二开关电路的输出端与第三反相器的输入端相连接，第四反相器的输出端与第三反相器的输入端电连接。
图2示出了本发明实施例提供的一种SRAM存储单元的电路结构示意图，参照图2，P型MOS晶体管P3，P4，P5，P6的源极连接到电源电压VDD。N型MOS晶体管N8，N9，N10，N11的源极接地。
P型MOS晶体管P3的栅极和N型MOS晶体管N8的栅极相连，记为节点2，P型MOS晶体管P3的漏极和N型MOS晶体管N8的漏极相连，记为节点3。P型MOS晶体管P4的栅极和N型MOS晶体管N9的栅极相连，记为节点1，P型MOS晶体管P4的漏极和N型MOS晶体管N9的漏极相连，并连接到节点2。P型MOS晶体管P5的栅极和N型MOS晶体管N10的栅极相连，记为第一存储节点Q，P型MOS晶体管P5的漏极和N型MOS晶体管N10的漏极相连，记为第二存储节点QB。P型MOS晶体管P6的栅极和N型MOS晶体管N11的栅极相连，并连接到第二存储节点QB，P型MOS晶体管P6的漏极和N型MOS晶体管N11的漏极相连，记为节点QBB。
N型MOS晶体管N5的漏极与位线BL相连，栅极与字线WL相连，源极与节点Q相连。N型MOS晶体管N4的漏极与位线BL相连，栅极与字线WL相连，源极与节点QB相连。N型MOS晶体管N1的漏极与P型MOS晶体管P0的源极相连并连接到节点Q，N型MOS晶体管N1的源极与P型MOS晶体管P0的漏极相连并连接到节点QBB，N型MOS晶体管N1的栅极连接到控制信号MT，P型MOS晶体管P0的栅极连接到控制信号MTB。N型MOS晶体管N6的漏极与P型MOS晶体管P1的源极相连并连接到节点Q，N型MOS晶体管N6的源极与P型MOS晶体管P1的漏极相连并连接到节点3，N型MOS晶体管N6的栅极连接到控制信号MT，P型MOS晶体管P1的栅极连接到控制信号MTB。N型MOS晶体管N7的漏极与P型MOS晶体管P2的源极相连并连接到节点QB，N型MOS晶体管N7的源极与P型MOS晶体管P2的漏极相连并连接到节点1，N型MOS晶体管N7的栅极连接到控制信号MT，P型MOS晶体管P2的栅极连接到控制信号MTB。
基于此，可以看出，本发明在在传统6管存储元基础上，增加了三个传输门和两个反相器，构成主从电路结构。
本发明实施例中，在正常存储阶段，即字线WL置低电平时，控制信号ST和MT应满足如图3所示的时序关系，在一个周期内，MT大部分时间处于高电平，而ST则相应的处于低电平，MT在周期末尾进入低电平阶段，并在一段时间恢复至高电平进入下一个周期，而ST则在MT为低电平阶段时进入一个时长略短的高电平时期，产生一段时隙，避免竞争冒险。
存储节点Q由1翻转到0的过程如下：在SRAM单元的存储阶段，即字线WL电位为0时，初始状态，MT/MTB和ST/STB信号的电位分别为1/0，0/1；Q和QB节点的电位分别为1，0。然后MT/MTB信号关断为0/1，一段时间间隔后ST/STB信号开启为1/0。然后ST/STB信号关断为0/1，一段时间间隔后MT/MTB信号开启为1/0。这样Q和QB节点的电位就翻转为0，1。
由于初始时控制信号MT/MTB的电位为1/0，ST/STB的电位为0/1，所以第一P型MOS晶体管和第六N型MOS晶体管关断，第二P型MOS晶体管和第七N型MOS晶体管导通。节点QB通过第二P型MOS晶体管和第七N型MOS晶体管与节点1相连，电位为0。同时，节点1与节点3通过两级反相器相连，节点3电位为0，第八N型MOS晶体管导通。当MT/MTB信号电位变为为0/1，第一，第七N型MOS晶体管关断；第零，第二P型MOS晶体管关断。一段时间间隔后ST/STB信号电位变为为1/0时，第一P型MOS晶体管和第六N型MOS晶体管开启。节点Q与节点3之间导通，节点Q通过第八N型MOS晶体管放电，变为电位0，数据发生翻转。然后ST/STB信号电位变为0/1，第一P型MOS晶体管和第六N型MOS晶体管关断，一段时间间隔后MT/MTB信号电位变为1/0，第一，第七N型MOS晶体管开启；第零，第二P型MOS晶体管开启。两个反相器重新连接到一起，形成交叉耦合，使数据稳定。
存储阶段中，存储节点Q由0翻转到1的过程如下：在SRAM单元的存储阶段，即字线WL电位为0时，初始状态，MT/MTB和ST/STB信号的电位分别为1/0，0/1；Q和QB节点的电位分别为0，1。MT/MTB信号关断为0/1，一段时间间隔后ST/STB信号开启为1/0。然后ST/STB信号关断为0/1，一段时间间隔后MT/MTB信号开启为1/0。这样Q和QB节点的电位就翻转为1，0。
由于初始时控制信号MT/MTB的电位为1/0，ST/STB的电位为0/1，所以第一P型MOS晶体管和第六N型MOS晶体管关断，第二P型MOS晶体管和第七N型MOS晶体管导通。节点QB通过第二P型MOS晶体管和第七N型MOS晶体管与节点1相连，电位为1。同时，节点1与节点3通过两级反相器相连，节点3电位为1，第三P型MOS晶体管导通。当MT/MTB信号电位变为为0/1，第一，第七N型MOS晶体管关断；第零，第二P型MOS晶体管关断。一段时间间隔后ST/STB信号电位变为为1/0时，第一P型MOS晶体管和第六N型MOS晶体管开启。节点Q与节点3之间导通，电源通过第三P型MOS晶体管对节点Q充电，变为电位1，数据发生翻转。然后ST/STB信号电位变为0/1，第一P型MOS晶体管和第六N型MOS晶体管关断，一段时间间隔后MT/MTB信号电位变为1/0，第一，第七N型MOS晶体管开启；第零，第二P型MOS晶体管开启。两个反相器重新连接到一起，形成交叉耦合，使数据稳定。
基于此，使第一存储节点存储的数据和第二存储节点存储的数据进行来回翻转，让第六P型MOS晶体管和第十N型MOS晶体管与第十一N型MOS晶体管和第五P型MOS晶体管交替进行BTI老化效应，从而均衡第一反相器和第二反相器中的四个晶体管的老化，缓解或者消除老化带来的阈值失配，强化SRAM存储单元的数据安全性。
图4示出了本发明实施例提供的SRAM存储单元的读写时序波形图，本发明的SRAM存储单元电路的写1、读1、写0、读0功能均正常。基本时序同传统SRAM存储单元相同，当WL为高电平，BL为高电平，BLB为低电平时进行写1操作，Q点电平发生升高，写1成功。当WL为高电平，BL和BLB均为高电平时进行读操作，BLB线通过QB点进行放电，电位下降，读1成功；当WL为高电平，BLB为高电平，BL为低电平时进行写0操作，QB点电平发生升高，写0成功；当WL为高电平，BL和BLB均为高电平时进行读操作，BL线通过Q点进行放电，电位下降，读0成功。
图5是老化前后SRAM存储单元存储阶段静态噪声容限对比，其中，1为老化前的静态噪声，2为老化后的静态噪声。从图5中可以看出，老化后的SRAM存储单元，其静态噪声容限并没有发生失配。为进一步验证这一点，对老化后的SRAM存储单元进行静态噪声容限计算，如图6所示，经过计算后，老化后的SRAM存储单元，其‘1’‘0’的静态噪声容限均为297.5mV，并没有发生失配，也就是说此时SRAM存储单元重新上电以后，数据为1或者为0的概率是均等的，达到了抗老化压印的目的，提高了数据安全性。
本发明实施例还公开了一种SRAM存储器，SRAM存储器具有与本发明实施例提供的SRAM存储单元备相同的技术效果，在此不做赘述。
本发明还公开了一种数据存储方法，包括：
在一个存储周期的控制阶段，按照第一控制方式，对所述第一开关电路、所述第一开关电路、所述第二开关电路以及所述第三开关电路进行控制；
保持所述第一控制当时第一控制时间后，按照第二控制方式，对所述第一开关电路、所述第一开关电路、所述第二开关电路以及所述第三开关电路进行控制；所述第一存储节点和所述第二存储节点的存储电位发生翻转。
本发明实施例提供的数据存储方法具有与本发明实施例提供的SRAM存储单元备相同的技术效果，在此不做赘述。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于设备实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种SRAM存储单元，其特征在于，所述SRAM存储单元包括主电路和从属电路；
所述主电路包括交叉耦合的第一反相器和第二反相器，所述第一反相器和所述第二反相器相互交叉耦合后，形成有第一存储节点和第二存储节点；
所述从属电路包括串接在所述第二反相器的输出端和所述第一反相器的输入端的第一开关电路；所述从属电路还包括依次串接在所述第一存储节点和所述第二存储节点之间的第二开关电路、反相器电路以及第三开关电路；
在一个存储周期内，当对所述第一开关电路、所述第二开关电路以及所述第三开关电路依次按照第一控制方式和第二控制方式进行控制后，所述第一存储节点和所述第二存储节点中的存储电位发生翻转。
2.根据权利要求1所述的SRAM存储单元，其特征在于，所述第一控制方式和所述第二控制方式均为向所述第一开关电路、所述第二开关电路以及所述第三开关电路上施加不同的控制信号。
3.根据权利要求2所述的SRAM存储单元，其特征在于，所述控制信号包括第一控制信号、第二控制信号、第三控制信号以及第四控制信号；
所述第一开关电路的第一控制端与所述第一控制信号相连接，所述第一开关电路的第二控制端与所述第二控制信号相连接；
所述第二开关电路的第一控制端与所述第三控制信号相连接，所述第二开关电路的第二控制端与所述第四控制信号相连接；
所述第三开关电路的第一控制端与所述第四控制信号相连接，所述第三开关电路的第二控制端与所述第三控制信号相连接。
4.根据权利要求3所述的SRAM存储单元，其特征在于，在一个周期内，在所述第一存储节点由高电平翻转为低电平，所述第二存储节点由低电平翻转为高电平的过程中，所述第一控制方式所包括的所述第一控制信号为高电平，所述第二控制信号为低电平，所述第三控制信号为高电平，所述第四控制信号为低电平；所述第二控制方式所包括的所述第一控制信号为低电平，所述第二控制信号为高电平，所述第三控制信号为低电平，所述第四控制信号为高电平。
5.根据权利要求3所述的SRAM存储单元，其特征在于，在一个周期内，在所述第一存储节点由低电平翻转为高电平，所述第二存储节点由高电平翻转为低电平的过程中，所述第一控制方式所包括的所述第一控制信号为高电平，所述第二控制信号为低电平，所述第三控制信号为高电平，所述第四控制信号为低电平；所述第二控制方式所包括的所述第一控制信号为低电平，所述第二控制信号为高电平，所述第三控制信号为低电平，所述第四控制信号为高电平。
6.根据权利要求1-5任一项所述的SRAM存储单元，其特征在于，所述第一开关电路、所述第二开关电路和所述第三开关电路均为传输门电路。
7.根据权利要求6所述的SRAM存储单元，其特征在于，所述第一开关电路的第一控制端为传输门中N型mos管的栅极，所述第一开关电路的第二控制端为传输门中p型mos管的栅极，所述第一开关电路的输入端与所述第二反相器的输出端相连接，所述第一开关电路的输出端与所述第一反相器的输入端相连接；和/或，
所述第二开关电路的第一控制端为传输门中N型mos管的栅极，所述第二开关电路的第二控制端为传输门中P型mos管的栅极，所述第二开关电路的输入端与所述第二存储节点相连接，所述第二开关电路的输出端与所述反相器电路的输入端相连接；和/或，
所述第三开关电路的第一控制端为传输门中N型mos管的栅极，所述第三开关电路的第二控制端为传输门中P型mos管的栅极，所述第三开关电路的输入端与所述反相器电路的输出端相连接，所述第三开关电路的输出端与所述第一存储节点相连接。
8.根据权利要求6所述的SRAM存储单元，其特征在于，所述反相器电路包括串接的第三反相器和第四反相器，所述第二开关电路的输出端与所述第三反相器的输入端相连接，所述第三反相器的输出端与所述第四反相器的输入端电连接。
9.一种SRAM存储器，其特征在于，所述SRAM存储器包括权利要求1-8任一项所述的SRAM存储单元。
10.一种数据存储方法，其特征在于，应用于权利要求1-8任一项所述的SRAM存储单元，所述存储方法包括：
在一个存储周期的控制阶段，按照第一控制方式，对所述第一开关电路、所述第二开关电路以及所述第三开关电路进行控制；
保持所述第一控制方式第一控制时间后，按照第二控制方式，对所述第一开关电路、所述第二开关电路以及所述第三开关电路进行控制；所述第一存储节点和所述第二存储节点的存储电位发生翻转。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110198603.7A CN112885391B (zh) | 2021-02-19 | 2021-02-19 | 一种sram存储单元、sram存储器以及数据存储方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110198603.7A CN112885391B (zh) | 2021-02-19 | 2021-02-19 | 一种sram存储单元、sram存储器以及数据存储方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112885391A CN112885391A (zh) | 2021-06-01 |
| CN112885391B true CN112885391B (zh) | 2022-07-08 |
Family
ID=76056893
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110198603.7A Active CN112885391B (zh) | 2021-02-19 | 2021-02-19 | 一种sram存储单元、sram存储器以及数据存储方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112885391B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114487790B (zh) * | 2022-04-06 | 2022-07-22 | 海光信息技术股份有限公司 | 老化监测电路、模组、方法及芯片 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4954639B2 (ja) * | 2006-08-25 | 2012-06-20 | パナソニック株式会社 | ラッチ回路及びこれを備えた半導体集積回路 |
| US8493120B2 (en) * | 2011-03-10 | 2013-07-23 | Arm Limited | Storage circuitry and method with increased resilience to single event upsets |
| US20140125392A1 (en) * | 2012-11-05 | 2014-05-08 | Arm Limited | Low power latching circuits |
| EP2869467B1 (en) * | 2013-11-01 | 2020-08-05 | Nxp B.V. | Latch circuit |
| JP6753138B2 (ja) * | 2016-05-16 | 2020-09-09 | ソニー株式会社 | 半導体回路、駆動方法、および電子機器 |
-
2021
- 2021-02-19 CN CN202110198603.7A patent/CN112885391B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN112885391A (zh) | 2021-06-01 |
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