TWI723150B - 儲存位元晶胞 - Google Patents

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Abstract

本發明提供一種儲存位元晶胞，其包括一第一反相器，該第一反相器與一第二反相器交叉耦合，該第一反相器與該第二反相器皆處於一第一電位與一第二電位之間之一路徑中；其中一第一絕緣體連接於該第一反相器與該第一電位之間之路徑中。該儲存位元晶胞具有作為靜態隨機存取記憶體(SRAM)電路之特定應用。

Description

儲存位元晶胞
本技術係關於一種儲存位元晶胞。更特定言之，本技術係關於靜態隨機存取記憶體(SRAM)電路及與電路相關聯之讀取及寫入功能，該電路容許位元狀態留存及在超低供應電壓下讀取。根據本技術之具有低電壓留存及低讀取能量之記憶體位元晶胞具有用於能量採集感測器節點(諸如太陽能電池供電節點)中之特定(然而非排他)應用。
雲端計算服務變得愈加常見。愈來愈多裝置連接至雲端，例如「物聯網」之部分。舉例言之，相對小裝置諸如無線感測器節點可連接至雲端使得可使用遠端系統存取及控制該等裝置。例如，自一溫度感測器之資料可週期性地聚合於一遠端位置處且自另一裝置存取。因此，存在將感測且接著藉由雲端平台及其等之提供者收集之增加量之資料。資料可保持於記憶體位元晶胞中且具有低電壓留存及低讀取能量之該等位元晶胞提供更大電力使用效率。其中可藉由一感測器節點併入一太陽能電池而採集能源或跨諸多(可能數千)感測器聚合電力供應處期望高效電力使用。 因此，提供具有一低留存電壓及低讀取能量之一電子儲存裝置尤其有利。
根據一第一技術，提供一儲存位元晶胞，該晶胞包括一第一反相器，該第一反相器與一第二反相器交叉耦合，該第一反相器及該第二反相器皆處於一第一電位與一第二電位之間之一路經中；其中一第一絕緣體連接於該第一反相器與該第一電位之間之路經中。 在技術上，儲存位元晶胞係一SRAM晶胞且該第一反相器及該第二反相器在各自反相器中各包括兩個電晶體。技術熟習者將熟悉藉由靜態雜訊容限(SNM)而表征一SRAM晶胞且可以需要以翻轉一儲存狀態之雜訊電壓之量值特性化SNM。雜訊可發生於第一電位來源及第二電位來源兩者上(諸如在供應線及接地線上)、一基板上且透過電容性耦合發生於儲存電路之內部節點上，該基板上方形成反相器。當一外部雜訊大於SNM時，SRAM晶胞之狀態可變化且資料可遺失。 在操作中，第一反相器可在一第一電位處保持一「1」且可僅在一第二電位(諸如一接地電壓)存在之情況下翻轉至一「0」。因此，本技術在第二電位與第一反相器之間提供一絕緣體以增加引起翻轉所需之雜訊之量值。 技術包含一第二絕緣體，其連接於第一反相器與第二電位之間之路徑中；一第三絕緣體，其連接於第二反相器與第一電位之間之路徑中；一第四絕緣體，其連接於第二反相器與第二電位之間之路徑中。 因此，一第二技術提供一種儲存位元晶胞，其包括一第一反相器，該第一反相器與一第二反相器交叉耦合，各反相器連接於一第一電位與一第二電位之間之一路徑中；其中一第一絕緣體連接於第一反相器與第一電位之間之該路徑中，一第二絕緣體連接於第一反相器與第二電位之間之該路徑中，一第三絕緣體連接於第二反相器與第一電位之間之該路徑中，且一第四絕緣體連接於第二反相器與第二電位之間之該路徑中。 在第一及第二技術中，當寫入至儲存位元晶胞中時，並未隔離反相器以便能夠正確寫入資料。但在讀取/留存模式中，絕緣體使用已儲存之狀態將反相器與適當電位隔離以改良SNM。
參考圖1a，一記憶體系統10包括用於感測器節點中央處理單元12(CPU)之碼，中央處理單元12儲存於某種形式之一非揮發性記憶體(NVM)14中以提供隨機存取記憶體及用於一暫存器之一SRAM 16。NVM 14可係一快閃記憶體，其具有一高電壓操作(比如，大於1.2 V)及一主動功率操作(比如，以一mW之量級)。通常，SRAM 16可依更低電壓操作且具有μW量級之功率耗散。 設計用於低功率操作之一記憶體系統18繪示於圖1b中，其中NVM 20僅在啟動期間接通且將碼複製至SRAM 22中。CPU 24執行自SRAM 22之碼，而NVM可關閉。 不同於習知行動系統或高效能計算系統，無線感測器節點長時間受益於一相對固定工作負載。此等無線感測器節點可週期地執行相同活動且在完成之後進入低功率模式。可藉由一中斷起始之週期性活動可使用一小百分比之碼記憶體指定，碼記憶體之整體可由啟動初始化常式、通信及網路常式以及密碼編譯及安全協議演算法組成。 圖1c中之一記憶體系統26尋求進一步最佳化。根據本技術，使用一超低電壓讀取最佳化記憶體28以容許SRAM 30在不使用時保持或斷電。 參考圖2，一鎖存器電路諸如一6T SRAM記憶體晶胞32被展示為諸如可用於一SRAM記憶體系統中。6T SRAM記憶體晶胞32包括兩個p通道電晶體34、p通道電晶體36及兩個n通道電晶體38、n通道電晶體40。一節點42設置於34與38之間，且類似地一節點44設置於36與40之間。一位元線BL 46經由一存取電晶體48連接至節點42。類似地，一反向位元線nBL 50藉由一存取電晶體52連接至節點44。在使用中，兩組電晶體34及38、與36及40係交叉耦合之反相器，該等反相器形成能夠儲存二進位資訊且具有讀取及寫入兩種能力之一雙穩態裝置。當節點42處於接地電位(GND)且節點44處於供應電壓電位Vdd時可組態一第一狀態。當節點42處於供應電壓電位Vdd且節點44處於接地電位(GND)時可組態一第二狀態。 形成一SRAM儲存位元晶胞之部分之一鎖存器結構54之一示意圖繪示於圖3A中，其中藉由M2、M3電晶體對及M6、M7電晶體對分別儲存一1及0。靜態雜訊容限可以需要以翻轉儲存狀態之雜訊電壓之量值來特性化且此等雜訊可發生於供應線或接地線上、基板上且透過電容性耦合發生於內部節點上。可使用雜訊電壓源測試節點X及Y以測試鎖存器結構54之穩定性。 電晶體M2及M3對保持一1且可在存在一接地電壓之情況下翻轉至一0。電晶體M6及M7對保持一0且可在存在供應電壓之情況下翻轉至一1。參考圖3B，根據一實施例，藉由將電晶體對M2及M3與地面隔離將鎖存器結構54修改為一鎖存器結構56。以此方式，引起狀態自一1至0翻轉所需雜訊之量值可增加。可藉由將一供應電壓電位Vdd與電晶體對M6及M7隔離而進一步改良雜訊容限。根據本技術，可藉由使用圖3C中所繪示之一鎖存器結構58而提供此隔離。 參考圖3C，形成一SRAM儲存位元晶胞之部分之一鎖存器結構58包括兩個p通道電晶體M2、M6及兩個n通道電晶體M3及M7。一節點Y設置於M2之一閘極終端與M3之一閘極終端之間且連接至M6之一汲極終端與M7之一源極終端之間之一節點60。節點60連接至圖4中更詳細展示之進一步電路B。 一節點X設置於M6之一閘極終端與M7之一閘極終端之間且連接至M2之一汲極終端與M3之一源極終端之間之一節點62。節點62連接至控制電路A，控制電路A於圖4中更詳細展示。 在圖3C中，藉由使用定位於M2與電壓供應軌道64之間之一電路徑中之M1及定位於M6與電壓供應軌道64之間之一電路徑中之電晶體M5來提供與一電壓供應軌道64之隔離。藉由定位於M3與接地電位66之間之一電路徑中之M4及定位於M7與接地電位66之間之一電路徑中之M8來提供與一接地電位66之隔離。 在圖3C中，絕緣體M1之一閘極終端展示為連接至絕緣體M4之一閘極終端且絕緣體M5之一閘極終端展示為連接至絕緣體M8之一閘極終端。參考圖4，絕緣體M1與M4之連接透過一節點68發生且絕緣體M5與M8之連接透過一節點70發生。 圖4係根據本技術之一位元晶胞72之一示意圖。在操作中，位元晶胞72展示於一寫入模式(圖4a)及一讀取模式(圖4b)中。 參考圖4a，形成SRAM儲存位元晶胞72之部分之鎖存器結構58包括兩個p通道電晶體M2、p通道電晶體M6及兩個n通道電晶體M3及n通道電晶體M7。一節點Y設置於M2之一閘極終端與M3之一閘極終端之間且連接至M6之一汲極終端與M7之一源極終端之間之節點60。節點60連接至控制電路B(圖4中未展示)，控制電路B包括具有連接至節點68之一汲極終端之一p通道電晶體M10之一源極終端，節點68坐落於絕緣體M1與絕緣體M4之間之一電路徑中。M10之一閘極終端連接至一字線WL 74。n通道電晶體M12包括連接至節點68之一源極終端、連接至字線WL 74之一閘極終端及連接至一反相位元線nBL 76之一汲極終端。 亦於圖4中，節點X設置於M6之一閘極終端與M7之一閘極終端之間且連接至M2之一汲極終端與M3之一源極終端之間之節點62。節點62連接至控制電路A(圖4中未展示)，控制電路A包括具有連接至節點70之一源極終端之一p通道電晶體M9之一汲極終端，節點70坐落於絕緣體M5與絕緣體M8之間之一電路徑中。M9之一閘極終端連接至一字線WL 78。n通道電晶體M11包括連接至節點70之一汲極終端、連接至字線WL 78之一閘極終端及連接至一位元線BL 80之一源極終端。亦於圖4中所見，n通道電晶體M13之一閘極終端連接至具有源極終端及汲極終端之節點X，該源極終端連接至接地讀取線(RDGND)且該汲極終端連接至讀取線(RL)。儘管圖4中未展示，但一感測放大器可用於差動讀取。 因此，與參考圖3C所繪示之技術相比，參考圖4之電晶體M9及M10添加至圖4之位元晶胞佈局以容許差動寫入且添加電晶體M13以用於單端讀取。位元線BL 80經由存取電晶體M11連接至節點62。類似地，反相位元線nBL 76藉由存取電晶體M12連接至節點60。 圖4a繪示藉由將資料放置於位元線BL 80及nBL 76上而寫入並確證字線WL 74、WL 78(此關閉反饋電晶體M9及M10)之技術。圖4b，在留存及讀取期間，字線WL=0隔離位元線且接通反饋電晶體(M9、M10)。 圖5a係13T SRAM晶胞之相關時序波形之一示意圖。字線WL 74、WL 78經強制為用於模擬之高82。位元線80為高84直至其轉變至低86之時間段tw (寫入延遲)開始，且反相位元線nBL 76為低88直至其轉變至高90之時間段tw 開始。節點68(此處稱為inBL)跟隨反相位元線76之上升及下降，而節點70(此處稱為iBL)跟隨位元線80之上升及下降。由於存取電晶體M11及M12係NFETS，故inBL具有相對於nBL之一緩慢上升。IBL=0接通電晶體M5從而引起節點Y累積電荷92。類似地，iBL=1接通電晶體M4從而引起節點X放電94。在藉由透過電晶體M3及M6洩漏之量值指定之一特定時間tw 之後，節點X及節點Y翻轉至其等之最終狀態(x=BL及Y=nBL)。使用參考圖5a所描述之時序技術，用於不同供應電壓300 mV 96、600 mV 98、900 mV 100及1.2 V 102之寫入及讀取波形如圖5b中所繪示。 如將由熟習本項技術者所瞭解，本技術可體現為一電路、一種驅動電路之方法且可藉由一電腦程式控制。因此，本技術可採取一整個硬體實施例或組合軟體及硬體之一實施例之形式。 用於執行本技術之操作之電腦程式碼可以一或多個程式設計語言之任何組合寫入，程式設計語言包含物件導向程式設計語言及習知程序程式設計語言。 例如，用於執行本技術之操作之程式碼可包括：(中斷或完成之)一習知程式設計語言(諸如C)中之原始碼、目標碼或可執行碼；或組合碼；用於設定或控制一ASIC(特定應用積體電路)或FPGA(場可程式化閘陣列)之碼；或用於一硬體描述語言(諸如VerilogTM或VHDL(特高速積體電路硬體描述語言))之碼。 熟習此項技術者將清楚在不脫離本技術之範疇之情況下，可對前述例示性實施例做出諸多改良及修改。 因此，在一第一技術中一儲存位元晶胞包括一第一反相器，該第一反相器與一第二反相器交叉耦合，該第一反相器及該第二反相器皆處於一第一電位與一第二電位之間之一路徑中；其中使用一狀態及操作相關控制將一第一絕緣體連接於第一反相器與第一電位之間之路徑中。 當寫入至位元晶胞中時藉由狀態及操作控制，並未隔離反相器(例如，M2至M3)以便能夠正確寫入資料。但在讀取/留存模式中，絕緣體使用已儲存之狀態以將反相器與適當軌道隔離以改良信雜比容限。 在實施例中，一第二絕緣體可連接於第二反相器與第一電位之間之路徑中。進一步言之，一第三絕緣體可連接於第一反相器與第二電位之間之路徑中。可使用一狀態及操作相關控制將一第四絕緣體連接於第二反相器與第二電位之間之路徑中。 在實施例中，第一電位係一電壓供應軌道且第二電位係一接地軌道。第一絕緣體及第二絕緣體可係p通道電晶體且第三絕緣體及第四絕緣體係n通道電晶體。在實施例中，第一絕緣體之一閘極終端連接至第三絕緣體之閘極終端且第二絕緣體之一閘極終端連接至第四絕緣體之一閘極終端。此外，一第一內部節點位於第一絕緣體之一閘極終端與第三絕緣體之閘極終端之間之路徑中且一第一存取電晶體連接至第一內部節點。 在實施例中，第一存取電晶體可連接至一正位元線且第一存取電晶體可係一N通道電晶體。在實施例中，第一存取電晶體藉由一P通道電晶體連接至第一內部節點。 根據技術，一第二內部節點可位於第二絕緣體之一閘極終端與第四絕緣體之閘極終端之間之路徑中且一第二存取電晶體連接至第二內部節點。 本文中，第二存取電晶體可連接至一反相位元線。在實施例中，第二存取電晶體係一n通道電晶體且第二存取電晶體可藉由一p通道電晶體連接至第二內部節點。在實施例中，一讀取電晶體設置於一讀取線上且連接至第二反相器之一節點且該讀取電晶體係一n通道電晶體。 在所有實施例中，本技術尤其適於在包括本文中所描述之一儲存位元晶胞之一靜態隨機存取記憶體(SRAM)電路中使用。
0‧‧‧電位1‧‧‧電位10‧‧‧記憶體系統12‧‧‧中央處理單元14‧‧‧非揮發性記憶體(NVM)16‧‧‧靜態隨機存取記憶體(SRAM)18‧‧‧記憶體系統20‧‧‧非揮發性記憶體(NVM)22‧‧‧靜態隨機存取記憶體(SRAM)24‧‧‧中央處理單元(CPU)26‧‧‧記憶體系統28‧‧‧超低電壓讀取最佳化記憶體30‧‧‧靜態隨機存取記憶體(SRAM)32‧‧‧6T SRAM記憶體晶胞34‧‧‧p通道電晶體36‧‧‧p通道電晶體38‧‧‧n通道電晶體40‧‧‧n通道電晶體42‧‧‧節點44‧‧‧節點46‧‧‧位元線BL48‧‧‧存取電晶體50‧‧‧反向位元線nBL52‧‧‧存取電晶體54‧‧‧鎖存器結構56‧‧‧鎖存器結構58‧‧‧鎖存器結構60‧‧‧節點62‧‧‧節點64‧‧‧電壓供應軌道66‧‧‧接地電位68‧‧‧節點70‧‧‧節點72‧‧‧位元晶胞74‧‧‧字線WL76‧‧‧反相位元線nBL78‧‧‧字線WL80‧‧‧位元線BL84‧‧‧高86‧‧‧低88‧‧‧低90‧‧‧高92‧‧‧累積電荷94‧‧‧放電96‧‧‧供應電壓300 mV98‧‧‧供應電壓600 mV100‧‧‧供應電壓900 mV102‧‧‧供應電壓1.2 VA‧‧‧控制電路B‧‧‧控制電路BL‧‧‧位元線GND‧‧‧接地電位iBL‧‧‧節點70inBL‧‧‧節點68M1‧‧‧絕緣體M2‧‧‧p通道電晶體M3‧‧‧n通道電晶體M4‧‧‧電晶體/絕緣體M5‧‧‧電晶體/絕緣體M6‧‧‧p通道電晶體M7‧‧‧n通道電晶體M8‧‧‧絕緣體M9‧‧‧p通道電晶體/反饋電晶體M10‧‧‧p通道電晶體/反饋電晶體M11‧‧‧n通道電晶體/存取電晶體M12‧‧‧n通道電晶體/存取電晶體M13‧‧‧n通道電晶體nBL‧‧‧反相位元線RDGND‧‧‧接地讀取線RL‧‧‧讀取線t‧‧‧時序tw‧‧‧時間段/特定時間V‧‧‧電壓VDD‧‧‧供應電壓電位WL‧‧‧字線
現將參考附圖描述實施例，其中： 圖1A、1B及1C係一讀取最佳化記憶體系統之示意圖； 圖2係一6T SRAM儲存位元晶胞之一示意圖； 圖3A係形成一SRAM儲存位元晶胞之部分之一鎖存器結構之一示意圖； 圖3B係根據一第一實施例之形成一SRAM儲存位元晶胞之部分之一鎖存器結構之一示意圖； 圖3C係根據一第二實施例之形成一SRAM儲存位元晶胞之部分之一鎖存器結構之一示意圖； 圖4A及圖4B係根據一第三實施例之一13T SRAM晶胞之示意圖； 圖5A係13T SRAM晶胞在一寫入操作及一讀取操作中之一示意圖；及 圖5B係13T SRAM晶胞之相關時序波形之一示意圖。
58‧‧‧鎖存器結構
60‧‧‧節點
62‧‧‧節點
68‧‧‧節點
70‧‧‧節點
72‧‧‧位元晶胞
74‧‧‧字線WL
76‧‧‧反相位元線nBL
78‧‧‧字線WL
80‧‧‧位元線BL
BL‧‧‧位元線
M1‧‧‧絕緣體
M2‧‧‧p通道電晶體
M3‧‧‧n通道電晶體
M4‧‧‧電晶體/絕緣體
M5‧‧‧電晶體/絕緣體
M6‧‧‧p通道電晶體
M7‧‧‧n通道電晶體
M8‧‧‧絕緣體
M9‧‧‧p通道電晶體/反饋電晶體
M10‧‧‧p通道電晶體/反饋電晶體
M11‧‧‧n通道電晶體/存取電晶體
M12‧‧‧n通道電晶體/存取電晶體
M13‧‧‧n通道電晶體
nBL‧‧‧反相位元線
RDGND‧‧‧接地讀取線
RL‧‧‧讀取線
WL‧‧‧字線

Claims (14)

  1. 一種儲存位元晶胞，其包括：一第一反相器，該第一反相器與一第二反相器交叉耦合，該第一反相器及該第二反相器皆處於一第一電位與一第二電位之間之一路徑中；一第一反饋電晶體，該第一反饋電晶體連接於該第一反相器與一第一內部節點之間；及一第二反饋電晶體，該第二反饋電晶體連接於該第二反相器與一第二內部節點之間，其中一第一絕緣體連接於該第一反相器與該第一電位之間之路徑中，一第二絕緣體連接於該第二反相器與該第一電位之間之路徑中，一第三絕緣體連接於該第一反相器與該第二電位之間之路徑中，且一第四絕緣體連接於該第二反相器與該第二電位之間之路徑中，且其中該第一絕緣體之一閘極終端在該第二內部節點處連接至該第三絕緣體之一閘極終端，且該第二絕緣體之一閘極終端在該第一內部節點處連接至該第四絕緣體之一閘極終端。
  2. 如請求項1之儲存位元晶胞，其中該第一電位係一電壓供應軌道且該第二電位係一接地軌道。
  3. 如請求項1之儲存位元晶胞，其中該第一絕緣體及該第二絕緣體係p通道電晶體且該第三絕緣體及該第四絕緣體係n通道電晶體。
  4. 如請求項1之儲存位元晶胞，其中該第一內部節點位於該第二絕緣體 之該閘極終端與該第四絕緣體之該閘極終端之間之路徑中，且一第一存取電晶體連接至該第一內部節點。
  5. 如請求項4之儲存位元晶胞，其中該第一存取電晶體連接於該第一內部節點與一正位元線之間。
  6. 如請求項4之儲存位元晶胞，其中該第一存取電晶體係一N通道電晶體。
  7. 如請求項1之儲存位元晶胞，其中該第一反饋電晶體係一p通道電晶體。
  8. 如請求項4之儲存位元晶胞，其中該第二內部節點位於該第一絕緣體之該閘極終端與該第三絕緣體之該閘極終端之間之路徑中且一第二存取電晶體連接至該第二內部節點。
  9. 如請求項8之儲存位元晶胞，其中該第二存取電晶體連接於該第二內部節點與一反相位元線之間。
  10. 如請求項8之儲存位元晶胞，其中該第二存取電晶體係一n通道電晶體。
  11. 如請求項1之儲存位元晶胞，其中該第二反饋電晶體係一p通道電晶 體。
  12. 如請求項1之儲存位元晶胞，其中一讀取電晶體設置於一讀取線上且連接至該第二反相器之一節點。
  13. 如請求項16之儲存位元晶胞，其中該讀取電晶體係一n通道電晶體。
  14. 一種靜態隨機存取記憶體(SRAM)電路，其包括如請求項1之儲存位元晶胞。
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