CN112992224B - 一种sram存储单元、存储器及sram存储单元的读写方法 - Google Patents
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Abstract
本发明公开一种SRAM存储单元、存储器及SRAM存储单元的读写方法，涉及电路设计技术领域，用于提高SRAM存储单元的数据安全性。所述SRAM存储单元包括：信号生成电路、锁存电路及两个读写电路。信号生成电路分别与锁存电路和两个读写电路电连接；锁存电路具有两个存储节点。两个读写电路用于在字线信号的控制下，在写入操作时向不同的两个存储节点写入数据。信号生成电路用于根据字线信号，控制锁存电路翻转两个存储节点的电位。两个读写电路用于根据字线信号控制读取信号读取相应存储节点存储的数据。所述SRAM存储器包括上述SRAM存储单元。所述SRAM存储单元的读写方法应用上述SRAM存储单元。
Description
技术领域
本发明涉及电路设计技术领域，尤其涉及一种SRAM存储单元、存储器及SRAM存储单元的读写方法。
背景技术
为了保护数据安全，安全芯片一旦检测到未授权的非法访问，会切断静态随机存储器(英文全称：Static Random-Access Memory，英文简称：SRAM)的电源以避免攻击者窃取数据。但是，静态随机存储器存在信息残留的问题，通常可以通过老化压印的方法恢复静态随机存储器在断电前存储的部分信息。
老化压印是指当某一存储单元长期存储固定数据时，对称的两个金氧半场效晶体管(英文全称：Metal-Oxide-Semiconductor Field-Effect Transistor，简称：MOS管)将发生不同程度的偏压温度不稳定性(英文全称：Bias Temperature Instability，英文简称：BTI)老化效应，产生永久性阈值电压失配，导致该存储单元上电后有一定概率(约10％～20％)读出与原存储数值相反的上电初值。
现有技术中，通过主从结构的SRAM存储单元，使存储数据在两个节点之间不断交换，均衡老化问题，以消除阈值失配。但是，主从结构的SRAM存储单元，需要由外部引入了较多的控制信号，增大了存储芯片的面积及功耗。
发明内容
本发明的目的在于提供一种SRAM存储单元、存储器及SRAM存储单元的读写方法，用于提高SRAM存储单元的数据安全性，并减少SRAM存储单元的外部引入信号。
第一方面，本发明提供了一种SRAM存储单元，包括：信号生成电路、锁存电路及两个读写电路。信号生成电路分别与锁存电路和两个读写电路电连接。锁存电路具有两个存储节点。
两个读写电路用于在字线信号的控制下，在写入操作时向不同的两个存储节点写入数据。信号生成电路用于根据字线信号，控制锁存电路翻转两个存储节点的电位。两个读写电路用于根据字线信号控制读取信号读取相应存储节点存储的数据。
与现有技术相比，本发明提供的SRAM存储单元中，信号生成电路分别与锁存电路和两个读写电路电连接，锁存电路具有两个存储节点。在实际应用过程中，两个读写电路用于在字线信号的控制下，在写入操作时，向不同的存储节点写入数据。信号生成电路用于根据字线信号，控制锁存电路使两个存储节点的电位进行翻转，即实现了两个存储节点之间的电位，在读写电路进行写入或读取操作时，能够发生翻转。基于两个存储节点之间的电位发生翻转，可以均衡锁存电路内的晶体管的老化反应，以缓解或消除上SRAM存储单元老化导致的阈值失配，从而可以强化SRAM存储单元的数据安全性。
同时，本发明提供的SRAM存储单元，与现有技术中具有主从结构的SRAM存储单元相比，不需要由外部引入相关的控制信号，可以降低存储芯片的面积及功耗。
第二方面，本发明提供一种SRAM存储器，包括第一方面提供的SRAM存储单元。
与现有技术相比，本发明提供的SRAM存储器的有益效果与上述第一方面所述SRAM存储单元的有益效果相同，此处不做赘述。
第三方面，本发明提供一种SRAM存储单元的读写方法，应用第一方面提供的SRAM存储单元。SRAM存储单元的读写方法包括：
两个读写电路用于在字线信号的控制下，向不同的两个存储节点写入数据；
信号生成电路用于根据字线信号控制锁存电路翻转两个存储节点的电位；
两个读写电路用于在字线信号的控制下，根据读出信号读出相应存储节点存储的数据。
与现有技术相比，本发明提供的SRAM存储单元的读写方法的有益效果与上述第一方面所述SRAM存储单元的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术中传输门的结构示意图；
图2为现有技术中的反相器的结构示意图；
图3为现有技术中的与非门的结构示意图；
图4为现有技术中D触发器的结构示意图；
图5为现有技术中具有主从结构的SRAM存储单元的结构示意图；
图6为本发明实施例提供的SRAM存储单元的完整结构示意图；
图7为本发明实施例提供的信号生成电路的结构示意图；
图8为本发明实施例提供的锁存电路的结构示意图；
图9为本发明实施例提供的读写电路的结构示意图；
图10为本发明实施例提供的SRAM存储单元的数据翻转仿真图；
图11为本发明实施例提供的SRAM存储单元的读写时序图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
BTI老化效应主要是指负偏置温度不稳定性(英文全称：Negative-biasTemperature Instability，英文简称：NBTI)和正偏置温度不稳定性(英文全称：Positive-bias Temperature Instability，英文简称：PBTI)。其中NBTI是针对在高温和负偏压条件下的P型晶体管的一种效应，PBTI是针对在高温和正偏置条件下的N型晶体管的一种效应。BTI效应会影响晶体管的电学参数，具体表现为晶体管的阈值电压绝对值以及晶体管的关态电流增大。同时，晶体管的漏电流和跨导会降低。也就是说，对于N型晶体管和P型晶体管而言，在受到BTI老化效应以后，变的更难开启了。
图1示例了现有技术中传输门的结构示意图，其中图1中的a为传输门的电路结构图，图1中的b为传输门的示意图。参照图1，传输门包括一个P型晶体管和一个N型晶体管。P型晶体管的源极与N型晶体管的源极电连接，P型晶体管的漏极与N型晶体管的漏极电连接，源极为第一信号端B，漏极为第二信号端C。N型晶体管的栅极受控于第一控制信号A，P型晶体管的栅极受控于第二控制信号
第二控制信号
为第一控制信号A的反向信号。当第一控制信号A为高电平时，第一信号端B与第二信号端C导通，第一信号端B的电位与第二信号端C的电位同时变化。当第一控制信号A为低电平时，第一信号端B与第二信号端C断开，第一信号端B的电位不会随第二信号端C的电位进行变化。同理，第二信号端C的电位不会随第一信号端B的电位进行变化。即传输门可以实现开关功能。
图2示例出了现有技术中反相器的结构示意图，其中图2中的a为反相器的电路结构图，图2中的b为反相器的示意图。参照图2，反相器包括一个P型晶体管和一个N型晶体管。P型晶体管的源极用于与电源端电连接，P型晶体管的漏极与N型晶体管的漏极电连接，记为输出端Output，P型晶体管的栅极与N型晶体管的栅极电连接，记为输入端Input。当输入端Input为高电平时，输出端Output为低电平；当输入端Input为低电平时，输出端Output为高电平。即反相器可以用于实现反相功能。
图3示例出了现有技术中与非门的结构示意图，其中图3中的a为与非门的电路结构图，图3中的b为与非门的示意图。参照图3，与非门包括两个P型晶体管P1和P2，两个N型晶体管N1和N2。晶体管P1的源极与晶体管P2的源极电连接于电源端，晶体管N1的源极与晶体管N2的漏极电连接。晶体管P1的栅极与晶体管N1的栅极电连接，并接入输入信号A；晶体管P2的栅极与晶体管N2的栅极电连接，并接入输入信号B。晶体管P1的漏极、晶体管P2的漏极及晶体管N1的漏极均电连接，记为输出端Output。当输入信号A、B中任一信号为低电平或者两者均为低电平时，输出端Output为高电平；当输入信号A、B均为高电平时，输出端Output为低电平。即与非门可以实现与非功能。
图4示例出了现有技术中D触发器的结构示意图，其中图4中的a为D触发器的电路结构图，图4中的b为D触发器的示意图。参照图4，D触发器由传输门、反相器及与非门组成。传输门TG1的信号端分别与输入信号D和与非门NAND1的输入端、传输门TG2的信号端电连接，传输门TG1的控制信号分别接入输入信号CP、CP_INV。与非门NAND1的另一输入端接入输入信号nR，与非门NAND1的输出端接入反相器INV1的输入端和传输门TG3的信号端。反相器INV1的输出端与传输门TG2的另一信号端电连接，形成闭环反馈。传输门TG2、传输门TG3的控制信号分别接入输入信号CP_INV、CP，传输门TG3的另一信号端同时接入传输门TG4的信号端和反相器INV2的输入端。传输门TG4的控制信号分别接入输入信号CP、CP_INV。反相器INV2的输出端同时接入反相器INV3的输入端和与非门NAND2的输入端，并将该节点记为输出信号Q。与非门NAND1的另一输入端接入输入信号nR，与非门NAND1的输出端与传输门TG4的另一信号端电连接，形成闭环反馈。反相器INV3的输出端记为输出信号Q_INV。
上述信号中，Q_INV是Q的反相信号，CP_INV是CP的反相信号。当输入信号nR接电源电压时，在每个CP信号的上升沿，输出端Q的电平都会同步为上升沿到来之前输入端D的电平，且该信号会在下一个上升沿到来时一直保持。即D触发器可以实现边沿触发。
现有技术中的SRAM存储单元至少包括一个数据存储电路，而数据存储电路可以包括交叉耦合的第一反相器和第二反相器。第一反相器可以包括一个P型晶体管P1和一个N型晶体管N1，第二反相器可以包括一个P型晶体管P2和一个N型晶体管N2。P型晶体管P1和N型晶体管N1的栅极共同与P型晶体管P2和N型晶体管N2的漏极电连接。P型晶体管P1和N型晶体管N1的漏极共同与P型晶体管P2和N型晶体管N2的栅极电连接。P型晶体管P1与P型晶体管P2共同用于与电源端电连接，N型晶体管N1与N型晶体管N2的源极共同用于与接地端电连接。第一反相器的输出端为第一输出端，第二反相器的输出端为第二输出端。
在实际应用过程中，当第一输出端为低电平时，第二输出端为高电平。此时，P型晶体管P2处在负偏压状态，N型晶体管N1处在正偏压状态。如果长时间的处于该状态，P型晶体管P2及N型晶体管N1就将发生BTI老化效应。此后，SRAM存储单元若进行重启操作，由于P型晶体管P2及N型晶体管N1相较于P型晶体管P1及N型晶体管N2更难开启，则电源端率先对第一输出端充电，第二输出端则通过N型晶体管N2向接地端放电。形成稳态时，第一输出端大概率为高电平，第二输出端大概率为低电平。这种易失性的SRAM存储单元会由于BTI老化效应也具有非易失性，这会降低SRAM存储单元的数据安全性。
图5示例出了现有技术中的具有主从结构的SRAM存储单元的结构示意图。参照图5，该SRAM存储单元具有主从结构，包括主电路、第一被控电路、第二被控电路、复位电路及读写电路，第一被控电路、第二被控电路、复位电路及读写电路均与主电路电连接。其中，主电路包括数据存储电路、第一晶体管、第二晶体管及第三晶体管。
参照图5，第一晶体管的第一极与第二晶体管及第三晶体管的第二极电连接，第一晶体管的第二极用于与接地端电连接，第一晶体管受控于MT—CLK控制信号。第二晶体管的第一极与数据存储电路的第一输出端电连接，第二晶体管的栅极与第一被控电路的第二端电连接。第三晶体管的第一极与数据存储电路的第二输出端电连接，第二晶体管的栅极与第二被控电路的第二端电连接。
参照图5，第一被控电路的第一端与数据存储电路的第一输出端电连接，第二被控电路的第一端与数据存储电路的第二输出端电连接。复位电路与数据存储电路的第二输出端电连接，复位电路受控于T—RST控制信号。第一被控电路及第二控制电路均受控于ST—CLK控制信号及ST—CLK的反相控制信号。
在实际应用过程中，通过具有主从结构的SRAM存储单元，使数据存储电路的第一输出端的电位与第二输出端的电位不断翻转。基于数据存储电路的第一输出端的电位与第二输出端的电位不断翻转，可以均衡四个晶体管的老化，缓解或消除晶体管老化导致的阈值失配，可以强化SRAM存储单元的数据安全性。但是，该具有主从结构的的SRAM存储单元，需要由外部引入较多的控制信号，这将增大存储芯片的面积及功耗。同时，需要在T—RST控制信号有效时，即T—RST为高电平时，SRAM存储单元处于复位状态；在T—RST控制信号无效时，即T—RST为低电平时，SRAM存储单元才能使第一输出端的电位与第二输出端的电位进行正常翻转。
针对上述技术问题，本发明实施例提供了一种SRAM存储单元。图6示例出了本发明实施例提供的SRAM存储单元的完整结构示意图。参照图6，该SRAM存储单元包括：信号生成电路、锁存电路及两个读写电路。信号生成电路分别与锁存电路和两个读写电路电连接。锁存电路可以具有两个存储节点。例如：锁存电路可以具有第一存储节点Q和第二存储节点QB。两个读写电路用于在字线信号WL的控制下，在写入操作时向不同的两个存储节点写入数据。信号生成电路用于根据字线信号WL，控制锁存电路翻转两个存储节点的电位。两个读写电路用于根据字线信号WL控制读取信号读取相应存储节点存储的数据。
由上述可知，信号生成电路可以用于根据字线信号WL，控制锁存电路使两个存储节点的电位进行翻转。也就是说，本发明实施例实现了两个存储节点之间的电位，在读写电路进行写入或读取操作时，能够发生翻转的功能。基于两个存储节点之间的电位发生翻转，可以均衡锁存电路内的晶体管的老化反应，以缓解或消除SRAM存储单元老化导致的阈值失配，从而可以强化SRAM存储单元的数据安全性。同时，本发明实施例提供的SRAM存储单元，与现有技术中具有主从结构的SRAM存储单元相比，不需要由外部引入相关的控制信号，可以降低存储芯片的面积及功耗。
在实际应用过程中，上述读取信号可以包括第一读取信号BL和第二读取信号BLB。其中，第一读取信号BL接入其中一个读写电路，第二读取信号BLB接入另一读写电路。
图7示例出了本发明实施例提供的信号生成电路的结构示意图。参照图7，上述信号生成电路可以用于根据字线信号WL生成第一翻转控制信号S1_B、第二翻转控制信号S1、第一通路选择信号E及第二通路选择信号O。在同一阶段，上述第一翻转控制信号S1_B的电位与上述第二翻转控制信号S1的电位相反；上述第一通路选择信号E的电位与上述第二通路选择信号O的电位相反。上述锁存电路可以用于在读写操作时，根据第一翻转控制信号S1_B和第二翻转控制信号S1翻转两个存储节点的电位。上述两个读写电路可以用于在写入操作时，根据第一通路选择信号E和第二通路选择信号O向不同的存储节点写入数据。上述两个读写电路还可以用于在读取操作时，根据第一通路选择信号E和第二通路选择信号O控制读取信号读取相应存储节点存储的数据。
在一种可能的实现方式中，参照图7，上述信号生成电路可以包括第一输入电路、第二输入电路、转换电路、反相器INV8及边沿触发电路，第一输入电路的输出端电位与第二输入电路的输出端电位相反。其中，转换电路的第一输入端可以与第一输入电路电连接，转换电路的第二输入端可以与第二输入电路电连接，转换电路的输出端可以分别与反相器INV8的输入端和边沿触发电路的第一输入端CP电连接。反相器INV8的输出端与边沿触发电路的第二输入端CP_INV电连接。同时，转换电路的输出端和反相器INV8的输出端均与锁存电路的控制端电连接。边沿触发电路的第三输入端D、边沿触发电路的第一输出端Q及边沿触发电路的第二输出端Q_INV均与读写电路电连接。
在一种示例中，参照图7，上述第二输入电路的输入端可以与第一输入电路的输出端电连接。其中，第一输入电路可以包括N个串接的反相器，N可以满足：N＝2n+1，n≥0。第二输入电路可以包括M个串接的反相器，M可以满足：M＝2m+1，m≥1。转换电路的第一输入端可以电连接于第N个反相器的输出端，转换电路的第二输入端可以电连接于第M个所述反相器的输出端。
例如：上述第一输入电路可以包括1个反相器INV4。上述第二输入电路可以包括串接在一起的反相器INV5、反相器INV6及反相器INV7。上述转换电路可以为与非门NAND1。上述边沿触发电路可以为D触发器DFF1。反相器INV4的输出端可以分别与反相器INV5及与非门NAND1的第一输入端电连接；反相器INV7的输出端与与非门NAND1的第二输入端电连接。与非门NAND1的输出端分别与D触发器DFF1的第一输入端CP及反相器INV8的输入端电连接，反相器INV8的输出端与D触发器DFF1的第二输入端CP_INV电连接。与非门NAND1的输出端可以生成第一翻转控制信号S1_B，反相器INV8的输出端可以生成第二翻转控制信号S1。D触发器DFF1的第三输入端D与D触发器DFF1的第二输出端Q_INV电连接，D触发器DFF1的第二输出端Q_INV可以生成第一通路选择信号E，D触发器DFF1的第一输出端Q可以生成第二通路选择信号O。D触发器DFF1的第四输入端nR可以与电源端VDD电连接。
应理解，上述第一输入电路和第二输入电路中的反相器的数量可以取决于信号生成电路的工作频率或所需延迟的时间，本发明实施例对此不作具体限制。
在一种示例中，假设初始状态下，第一通路选择信号E为高电平，第二通路选择信号O为低电平。静态下，字线信号WL为低电平，与非门NAND1输出高电平，即第一翻转控制信号S1_B为高电平，第二翻转控制信号S1为低电平。当字线信号WL由低电平变为高电平时，与非门NAND1在一段时间内输出低电平，即第一翻转控制信号S1_B为低电平，第二翻转控制信号S1为高电平。此时，两个存储节点之间的电位将发生翻转。同时，由于第一翻转控制信号S1_B和第二翻转控制信号S1发生变化，D触发器DFF1数据刷新，第一通路选择信号E为低电平，第二通路选择信号O为高电平，使得第一读取信号BL与第二读取信号BLB读取的数据不发生变化。
图8示例出了本发明实施例提供的锁存电路的结构示意图。参照图8，上述锁存电路可以包括第四开关电路、第五开关电路、数据锁存器、及串接在第四开关电路与第五开关电路之间的L个反相器。反相器的数量L可以满足：L＝2l，且l≥1。第四开关电路及第五开关电路均可以受控于第一翻转控制信号S1_B及第二翻转控制信号S1。数据锁存器具有两个存储节点，第四开关电路的输出端及第五开关电路的输入端可以分别电连接于相应存储节点。第一个反相器的输入端与第五开关电路的输出端电连接，第L个反相器的输出端与第四开关电路的输入端电连接。
在一种示例中，参照图8，第四开关电路及第五开关电路之间可以串接有反相器INV1和反相器INV2。数据锁存器可以由交叉耦合的反相器INV3和反相器INV3_B组成，反相器INV3的输入端与反相器INV3_B的输出端电连接于第一存储节点Q，反相器INV3的输出端与反相器INV3_B的输入端电连接于第二存储节点QB。上述第四开关电路和第五开关电路均可以为传输门。例如：第四开关电路可以为传输门TG3，第五开关电路可以为传输门TG4。传输门TG3的输入端与反相器INV1的输出端电连接，传输门TG3的输出端电连接于第一存储节点Q。传输门TG4的输出端与反相器INV2的输入端电连接，传输门TG4的输入端电连接于第二存储节点QB。传输门TG3的第一控制端和传输门TG4的第二控制端均受控于第二翻转控制信号S1，传输门TG3的第二控制端和传输门TG4的第一控制端均受控于第一翻转控制信号S1_B。
在实际应用过程中，静态下，字线信号WL为低电平，则第一翻转控制信号S1_B为高电平，第二翻转控制信号S1为低电平。此时，传输门TG3导通，传输门TG4关断。当进行读取或写入操作时，字线信号WL为高电平，则第一翻转控制信号S1_B为低电平，第二翻转控制信号S1为高电平。此时，传输门TG3关断，传输门TG4导通。第二存储节点QB与反相器INV2的输入端导通，经过反相器INV1及反相器INV2之后，反相器INV1的输出端电位与第二存储节点QB的电位相同。当字线信号WL重新恢复低电平后，传输门TG3导通，传输门TG4关断，第一存储节点Q与反相器INV1的输出端导通。也就是说，此时第一存储节点Q的电位翻转为第二存储节点QB的电位。进而第二存储节点QB的电位翻转为第一存储节点Q的电位。至此，就完成了出现读取或写入操作时，两个存储节点之间的电位发生一次翻转的功能。但是，需要注意的是，为了能够提供足够的驱动能力保证第一存储节点Q的电位正常翻转。反相器INV1和传输门TG3的尺寸需要大于反相器INV3和反相器INV3_B的尺寸。
图9示例出了本发明实施例提供的读写电路的结构示意图。参照图9，上述每个读写电路均可以包括：受控于字线信号WL的第一开关电路、受控于第一通路选择信号E及第二通路选择信号O的第二开关电路、以及受控于所述第一通路选择信号E及所述第二通路选择信号O的第三开关电路。其中，第一开关电路的输出端可以分别与第二开关电路的输入端及第三开关电路的输入端电连接。第二开关电路的输出端和第三开关电路的输出端可以分别与相应存储节点电连接。
参照图9，在同一时刻，当第二开关电路导通时，第三开关电路关断。具体的，当其中一个读写电路包括的第二开关电路导通时，另一个读写电路包括的第三开关电路导通；当其中一个读写电路包括的第三开关电路导通时，另一个读写电路包括的第二开关电路导通。也就是说，任一读写电路的第二开关电路和第三开关电路不能同时导通或关断。
在一种示例中，参照图9，第一开关电路可以为N型晶体管，且两个N型晶体管的栅极均可以受控于字线信号WL，两个N型晶体管的漏极分别用于接入第一读取信号BL及第二读取信号BLB。第二开关电路和第三开关电路均可以为传输门。例如：其中一个读写电路的第二开关电路可以为传输门TG1，第三开关电路可以为传输门TG2；另一个读写电路的第二开关电路可以为传输门TG5，第三开关电路可以为传输门TG6。其中，传输门TG1的第一控制端、传输门TG5的第一控制端、传输门TG2的第二控制端及传输门TG6的第二控制端均受控于第二通路选择信号O。传输门TG1的第二控制端、传输门TG5的第二控制端、传输门TG2的第一控制端及传输门TG6的第一控制端均受控于第一通路选择信号E。传输门TG1的输出端及传输门TG6的输出端均电连接于第一存储节点Q，传输门TG2的输出端和传输门TG5的输端均电连接于第二存储节点QB。
在实际应用过程中，由于两个存储节点之间的电位不断翻转，因此需要第一通路选择信号E及第二通路选择信号O，用于识别读取的相应存储节点的电位是否经过翻转。第一通路选择信号E及第二通路选择信号O交替为高低电平。
在一种示例中，第一次读取数据时，第一通路选择信号E为高电平，第二通路选择信号O为低电平。传输门TG1及传输门TG5导通，传输门TG2和传输门TG6关断。此时，第一读取信号BL用于读取第一存储节点Q的电位，第二读取信号BLB用于读取第二存储节点QB的电位。第二次读取时，第一通路选择信号E为低电平，第二通路选择信号O为高电平。传输门TG1及传输门TG关断，传输门TG2和传输门TG6导通。第一存储节点Q与第二存储节点QB的电位发生翻转。也就是说，第一读取信号BL用于读取第二存储节点QB的电位，也就是翻转前第一存储节点Q的电位；第二读取信号BLB用于读取第一存储节点Q的电位，也就是翻转前第二存储节点QB的电位。至此，就解决了在存储单元内数据不断翻转的情况下，识别数据是正常数据还是翻转数据的问题。
图10示例出了本发明实施例提供的SRAM存储单元的数据翻转仿真图。参照图10，字线信号WL的每一个下降沿都会使第一存储节点Q和第二存储节点QB的电位发生一次翻转。但即便如此，第一读取信号BL和第二读取信号BLB都维持在一次稳定的逻辑电平上，并没有随两个存储节点的电位的翻转而翻转。
图11示例出了本发明实施例提供的SRAM存储单元的读写时序图。参照图11，当字线信号WL、第一读取信号BL为高电平，第二读取信号BLB为低电平时进行写“1”操作，第一存储节点Q的电位升高，写“1”成功。当字线信号WL、第一读取信号BL及第二读取信号BLB均为高电平，进行读取操作，第二读取信号BLB通过第二存储节点QB进行放电，第二存储节点QB的电位下降，读“1”成功。当字线信号WL、第二读取信号BLB均为高电平，第一读取信号BL为低电平时进行写“0”操作，第二存储节点QB的电位升高，写“0”成功。当字线信号WL、第一读取信号BL及第二读取信号BLB均为高电平时进行读操作，第一读取信号BL通过第一存储节点Q进行放电，第一存储节点Q的电位下降，读“0”成功。
由上述可知，本发明实施例提供的SRAM存储单元中每个晶体管受到的老化程度就会趋向平均，同时也会有一定的削弱。这样即便SRAM存储单元的静态噪声容限发生退化，但是并不会发生失配，也就是说此时SRAM存储单元重新上电以后，存储数据为“1”或者为“0”的概率是均等的，达到了抗老化压印的目的，缓解老化压印带来的数据安全性威胁，提高了数据安全性。同时，本发明实施例提供的SRAM存储单元在字线信号WL下降沿后，自动发生翻转，不需要无效时能，不需要翻转地址遍历，且不影响读写速度。
本发明实施例还提供了一种SRAM存储器，包括上述提供的SRAM存储单元。
与现有技术相比，本发明实施例提供的SRAM存储器的有益效果与上述SRAM存储单元的有益效果相同，此处不做赘述。
本发明实施例还提供了一种SRAM存储单元的读写方法，应用上述SRAM存储单元。SRAM存储单元的读写方法包括：
两个读写电路用于在字线信号的控制下，向不同的两个存储节点写入数据；
信号生成电路用于根据字线信号控制锁存电路翻转两个存储节点的电位；
两个读写电路用于在字线信号的控制下，根据读出信号读出相应存储节点存储的数据。
与现有技术相比，本发明提供的SRAM存储单元的读写方法的有益效果与上述SRAM存储单元的有益效果相同，此处不做赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种SRAM存储单元，其特征在于，包括：信号生成电路、锁存电路及两个读写电路；所述信号生成电路分别与所述锁存电路和两个所述读写电路电连接；所述锁存电路具有两个存储节点；
两个所述读写电路用于在字线信号的控制下，在写入操作时向不同的两个所述存储节点写入数据；
所述信号生成电路用于根据所述字线信号，控制所述锁存电路翻转两个所述存储节点的电位；
两个所述读写电路用于根据所述字线信号控制读取信号读取相应所述存储节点存储的数据；
所述信号生成电路用于根据所述字线信号生成第一翻转控制信号、第二翻转控制信号、第一通路选择信号及第二通路选择信号；在同一阶段，所述第一翻转控制信号的电位与所述第二翻转控制信号的电位相反，所述第一通路选择信号的电位与所述第二通路选择信号的电位相反；
所述锁存电路用于在读写操作时，根据所述第一翻转控制信号和所述第二翻转控制信号翻转两个所述存储节点的电位；
两个所述读写电路用于在写入操作时，根据所述第一通路选择信号和所述第二通路选择信号向不同的所述存储节点写入数据；
两个所述读写电路还用于在读取操作时，根据所述第一通路选择信号和所述第二通路选择信号控制所述读取信号读取相应所述存储节点存储的数据。
2.根据权利要求1所述的SRAM存储单元，其特征在于，所述信号生成电路包括第一输入电路、第二输入电路、转换电路、反相器及边沿触发电路；所述第一输入电路的输出端电位与所述第二输入电路的输出端电位相反；
所述转换电路的第一输入端与所述第一输入电路电连接，所述转换电路的第二输入端与所述第二输入电路电连接，所述转换电路的输出端分别与所述反相器的输入端和所述边沿触发电路的第一输入端电连接，所述反相器的输出端与所述边沿触发电路的第二输入端电连接；所述转换电路的输出端和所述反相器的输出端均与所述锁存电路的控制端电连接；
所述边沿触发电路的第三输入端、所述边沿触发电路的第一输出端及所述边沿触发电路的第二输出端均与所述读写电路电连接。
3.根据权利要求2所述的SRAM存储单元，其特征在于，所述第二输入电路的输入端与所述第一输入电路的输出端电连接；其中，
所述第一输入电路包括N个串接的反相器，所述反相器的数量N满足：N＝2n+1，n≥0；所述第二输入电路包括M个串接的反相器，所述反相器的数量M满足：M＝2m+1，m≥1；
所述转换电路的第一输入端电连接于第N个所述反相器的输出端，所述转换电路的第二输入端电连接于第M个所述反相器的输出端。
4.根据权利要求2所述的SRAM存储单元，其特征在于，所述转换电路为与非门，所述边沿触发电路为D触发器。
5.根据权利要求1所述的SRAM存储单元，其特征在于，每个所述读写电路均包括：受控于所述字线信号的第一开关电路、受控于所述第一通路选择信号及所述第二通路选择信号的第二开关电路、以及受控于所述第一通路选择信号及所述第二通路选择信号的第三开关电路；
所述第一开关电路的输出端分别与所述第二开关电路的输入端及所述第三开关电路的输入端电连接；所述第二开关电路的输出端和所述第三开关电路的输出端分别与相应所述存储节点电连接。
6.根据权利要求5所述的SRAM存储单元，其特征在于，在同一时刻，所述第二开关电路导通，所述第三开关电路关断；
当其中一个所述读写电路包括的所述第二开关电路导通时，另一个所述读写电路包括的所述第三开关电路导通；当其中一个所述读写电路包括的所述第三开关电路导通时，另一个所述读写电路包括的所述第二开关电路导通。
7.根据权利要求1～6任一项所述的SRAM存储单元，其特征在于，所述锁存电路包括：第四开关电路、第五开关电路、数据锁存器、及串接在所述第四开关电路与所述第五开关电路之间的L个反相器，所述反相器的数量L满足：L＝2l，且l≥1；所述第四开关电路及所述第五开关电路均受控于所述第一翻转控制信号及所述第二翻转控制信号；
所述数据锁存器具有两个存储节点；所述第四开关电路的输出端及所述第五开关电路的输入端分别电连接于相应所述存储节点；
所述第一个反相器的输入端与所述第五开关电路的输出端电连接，所述第L个反相器的输出端与所述第四开关电路的输入端电连接。
8.一种SRAM存储器，其特征在于，包括权利要求1～7任一项所述的SRAM存储单元。
9.一种SRAM存储单元的读写方法，其特征在于，应用权利要求1～7任一项所述的SRAM存储单元；所述SRAM存储单元的读写方法包括：
两个读写电路用于在字线信号的控制下，向不同的两个存储节点写入数据；
信号生成电路用于根据所述字线信号控制锁存电路翻转两个所述存储节点的电位；
两个所述读写电路用于在所述字线信号的控制下，根据所述读取信号读出相应所述存储节点存储的数据。
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