CN116312673A - 一种数据自刷新电路、芯片及电子设备 - Google Patents

Abstract

本申请提供一种数据自刷新电路、芯片及电子设备，数据自刷新电路包括相互连接的状态机、计数器和存储器；其中：所述状态机用于在数据刷新使能信号有效时，控制所述计数器在每一个时钟周期产生一个第一地址并输出给所述存储器；所述状态机还用于在所述数据刷新使能信号有效时，在每一个时钟周期向所述存储器输出一个翻转信号，以使所述存储器中位于所述第一地址处的数据翻转。本申请通过状态机的控制，并利用计时器依次产生进行数据翻转的地址，使得可以对存储器中的数据主动进行翻转，而数据翻转后，存储器的存储单元的晶体管导通情况就会发生变化，从而有效缓解存储器中的BTI效应，缓解存储器的老化，提高存储器的使用寿命。

Description

一种数据自刷新电路、芯片及电子设备

技术领域

本申请涉及芯片领域，具体而言，涉及一种数据自刷新电路、芯片及电子设备。

背景技术

随着人工智能等产业的兴起，如何提高系统对数据处理和传输的效率成为一个急需解决的问题。SRAM(Static Random-Access Memory，静态随机存取存储器)以其高速读写的特性，被广泛地用于高速SOC(system on chip,片上系统)设计中，且占SOC面积的比例也在日益增高。因此，在SOC工作过程中，SRAM的可靠性对整个SOC可靠性的影响也越来越大。

SRAM中的MOSFET(金属-氧化物半导体场效应晶体管)的老化效应，是导致SRAM在使用过程中失效的一个重要的因素。而且，随着集成电路工艺特征尺寸的缩减，SRAM中MOSFET的老化效应的问题也日益突出。导致SRAM中MOSFET老化的机制主要有BTI(NegativeBias Temperature Instability，偏压温度不稳定性)和HCI(Hot Carrier Injection，热载流子注入效应)，其中，BTI效应被认为是影响SRAM MOSFET老化的最主要的机制。对于常开的MOSFET，老化效应更甚。在cache(缓存)中，处于高位的地址长时间不会有任何操作的概率非常大，高位地址对应的存储单元的存储节点长时间不会翻转，这就导致这部分存储单元的MOSFET老化效应尤为严重。

发明内容

本申请实施例的目的在于提供一种数据自刷新电路、芯片及电子设备，以缓解存储器的老化效应。

本申请实施例提供了一种数据自刷新电路，包括相互连接的状态机、计数器和存储器；其中：所述状态机用于在数据刷新使能信号有效时，控制所述计数器在每一个时钟周期产生一个第一地址并输出给所述存储器；所述状态机还用于在所述数据刷新使能信号有效时，在每一个时钟周期向所述存储器输出一个翻转信号，以使所述存储器中位于所述第一地址处的数据翻转。

在上述实现结构中，通过状态机的控制，并利用计数器依次产生进行数据翻转的地址，使得可以对存储器中的数据主动进行翻转，而数据翻转后，存储器的存储单元的晶体管导通情况就会发生变化，从而有效缓解存储器中的BTI效应，缓解存储器的老化，提高存储器的使用寿命。

进一步地，所述数据自刷新电路还包括：读写路径反相电路，分别与所述状态机、所述计数器和所述存储器连接；所述状态机还用于在所述数据刷新使能信号有效，且读使能信号或写使能信号有效时，暂停产生所述翻转信号，并控制所述计数器暂停产生所述第一地址，并产生中断信号；所述读写路径反相电路用于在接收到所述中断信号时，比较所述计数器中最新产生的所述第一地址和所述读使能信号或所述写使能信号对应的操作地址，若所述操作地址位于所述第一地址之后，则保持读写路径不变，否则对读写路径取反；其中，所述读使能信号对应的操作地址为：触发产生所述读使能信号的读请求所请求的地址；所述写使能信号对应的操作地址为：触发产生所述写使能信号的写请求所请求的地址。

可以理解，对存储器中的数据进行翻转时，若存在对存储器进行读写操作的请求，此时若不立刻进行读写操作，而是等待将存储器中的所有数据全部翻转完毕后再进行读写操作，则容易导致请求积压，严重影响用户体验。而在翻转过程中对存储器进行读写操作，则由于存储器中一部分数据处于未翻转的状态，另一部分数据处于已翻转的状态，则容易出现数据读写错误。为解决上述问题，在本申请的上述方式中，通过配置读写路径反相电路，并配置状态机在数据刷新使能信号有效，且读使能信号或写使能信号有效时，先暂停对存储器中的数据进行翻转，转而产生中断信号以触发读写路径反相电路对需要进行读操作或写操作的操作地址进行判断。由于计数器产生的地址是由低到高依次产生的，因此若操作地址位于计数器最新产生的第一地址之后，则表明该操作地址对应的数据还未被翻转，此时读写路径反相电路保持读写路径不变，从而可以按照当前的读写路径进行操作，若操作地址位于计数器最新产生的第一地址之前，或者与计数器最新产生的第一地址相同，则表明该操作地址对应的数据已经被翻转，则读写路径反相电路对读写路径取反，这样即可保证读写操作的正确性，并且可以不对存储器的正常使用造成影响。

进一步地，所述读写路径反相电路还用于在所述存储器中的所有数据翻转完毕后，对当前的读写路径取反，得到新的读写路径。

可以理解，当存储器中的所有数据都翻转完毕后，存储器中存储的数据全部都和翻转前的数据相反，此时若按照原有的读写路径进行读写操作，则会导致数据出错。而在上述实现方式中，在所述存储器中的所有数据翻转完毕后，通过读写路径反相电路对当前的读写路径取反得到新的读写路径，这样就可以使得后续进行的读写操作都是按照新的读写路径进行的，从而保证数据读写的正确性。

进一步地，所述读写路径反相电路包括：比较器，所述比较器的第一个输入端与所述计数器的输出端连接，以接收所述计数器最新产生的所述第一地址；所述比较器的另一个输入端用于接收所述操作地址；所述比较器的使能端与所述状态机连接，以接收所述中断信号。

在上述实现方式中，通过比较器可以使得当产生中断信号时，输出第一地址与操作地址之间的比较结果，当未产生中断信号时，输出始终为0，此时即可控制读写路径不取反，保证数据读写的正确性。

进一步地，所述读写路径反相电路还包括：判断电路，所述判断电路的输入端与所述计数器的输出端连接，用于判断所述计数器最新产生的所述第一地址是否已达到所述存储器的最大地址；触发器，所述触发器的时钟端与所述判断电路的输出端连接，所述触发器的数据输入端与所述触发器的数据反相输出端连接；异或门，所述异或门的一个输入端与所述触发器的数据输出端连接，所述异或门的另一个输入端与所述比较器的输出端连接，所述异或门的输出端与所述存储器连接，以控制所述存储器的读写路径。

在上述实现方式中，通过判断电路可以判断出存储器中的所有地址中的数据是否都已经翻转完毕(即第一地址是否已达到存储器的最大地址)，从而在存储器中的所有地址中的数据是否都已经翻转完毕后，输出信号触发触发器工作，而由于触发器的数据输入端与触发器的数据反相输出端连接，因此触发器本次从数据输出端输出的数据即与上一次输出的数据反相，从而可以触发对当前的读写路径取反，得到新的读写路径，保证后续数据读写的准确性。此外，触发器的输出与比较器的输出一同作为异或门的输入，使得通过异或门的控制，实现翻转过程中的读写操作可被正确写入。

进一步地，所述存储器的读写路径包括数据读出路径和数据写入路径；所述存储器包括多个存储单元；所述数据读出路径包括数据读出端口、第一多路选择器和第一反相器；所述第一多路选择器的控制端与所述异或门的输出端连接，所述第一多路选择器的一个输入端与所述存储单元连接，所述第一多路选择器的另一个输入端通过所述第一反相器与所述存储单元连接，所述第一多路选择器的输出端与所述数据读出端口连接；所述数据写入路径包括数据写入端口、第二多路选择器和第二反相器；所述第二多路选择器的控制端与所述异或门的输出端连接，所述第二多路选择器的输出端与所述存储单元连接，所述第二多路选择器的一个输入端与所述数据写入端口连接，所述第二多路选择器的另一个输入端通过所述第二反相器与所述数据写入端口连接。

在上述实现方式中，通过第一多路选择器和第二多路选择器的设置，可以使得对存储器进行数据读写时，根据数据翻转情况选择反相或不反相的通路进行数据读写操作，从而为保证数据读写的正确性提供电路实现基础。

进一步地，所述翻转信号包括读请求信号、写请求信号和预充控制信号；所述存储器包括多个存储单元、数据读出路径、数据写入路径以及电压预充电路；所述数据读出路径通过第一开关与所述存储单元连接，所述数据写入路径通过第二开关与所述存储单元连接；所述状态机包括斩波器，用于在数据刷新使能信号有效，且读使能信号与写使能信号无效时，通过所述斩波器的第一输出端口输出所述读请求信号，通过所述斩波器的第二输出端口输出所述写请求信号，通过所述斩波器的第三输出端口输出所述预充控制信号；所述第一开关的控制端与所述第一输出端口连接，所述第二开关的控制端与所述第二输出端口连接，所述电压预充电路的使能端与所述第三输出端口连接。

在本申请实施例中，为了实现对存储器中的数据的翻转，需要先进行存储器中的数据读出，然后再进行数据写入才行，此外，存储器中为了保证每一轮数据读写可正确被执行，还需要对存储器进行预充电，为此，状态机需要产生读请求信号、写请求信号和预充控制信号才能保证存储器中的数据可被正确翻转。而在上述实现方式中，通过斩波器即可将一个时钟信号拆分为三个满足相互之间时序要求的读请求信号、写请求信号和预充控制信号，而通过将第一开关的控制端与斩波器的第一输出端口连接，将第二开关的控制端与斩波器的第二输出端口连接，将电压预充电路的使能端与斩波器的第三输出端口连接，这样就可以通过读请求信号控制第一开关的通断，从而控制数据的读出与否，可以通过写请求信号控制第二开关的通断，从而控制数据的写入与否，可以通过预充控制信号控制电压预充电路的使能与否，从而控制是否进行存储器的预充电。

进一步地，所述状态机还包括第一与门、第二与门以及第一或非门；其中，所述第一或非门的一个输入端用于接收读使能信号，所述第一或非门的另一个输入端用于接收写使能信号；所述第一与门的一个输入端与所述第一或非门的输出端连接，所述第一与门的另一个输入端用于接收所述数据刷新使能信号；所述第二与门的一个输入端与所述第一与门的输出端连接，所述第二与门的另一个输入端用于接收时钟信号，所述第二与门的输出端与所述斩波器的输入端连接。

在上述实现方式中，通过第一与门、第二与门以及第一或非门的作用，可以实现在数据刷新使能信号有效，且读使能信号和写使能信号均无效时触发斩波器工作，进行存储器中的数据的主动翻转。在数据刷新使能信号有效，且读使能信号或写使能信号也有效时，停止斩波器工作，以便存储器进行数据读取或写入操作。此外，在数据刷新使能信号无效时，停止斩波器工作，存储器正常工作。且该实现结构简单，无需采用大量的电子元件，成本低廉，利于在工业应用中推广使用。

进一步地，所述状态机还包括第二或非门；所述第二或非门的一个输入端与所述第一或非门的输出端连接，所述第二或非门的另一个输入端用于接收状态信号；所述状态信号有效时表征所述存储器中的所有数据均翻转完毕，所述第二或非门输出的信号为所述中断信号。

在上述实现方式中，通过一个第二或非门即可实现在对存储器中的数据进行主动翻转的过程中，产生中断信号，从而保证读写路径反相电路可被正确触发。

进一步地，所述数据自刷新电路还包括第三多路选择器；所述第三多路选择器的一个输入端与所述计数器的输出端连接，所述第三多路选择器的另一个输入端用于接收所述操作地址，所述第三多路选择器的输出端与所述存储器连接，所述第三多路选择器的控制端与所述第一与门的输出端连接。

在上述实现方式中，由于第一与门的输出可以反映出是否存在读使能信号或写使能信号，因此基于第一与门的输出作为第三多路选择器的控制信号，可以实现在有外部对存储器进行的读请求或写请求时，可以正确将输入至存储器的地址切换为外部所请求的地址，保证操作的正确性。

本申请实施例还提供了一种芯片，包括前述任一种的数据自刷新电路。

本申请实施例还提供了一种电子设备，包括前述芯片。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的一种数据自刷新电路的基本结构示意图；

图2为本申请实施例提供的一种具有读写路径反相电路的数据自刷新电路的基本结构示意图；

图3为本申请实施例提供的一种可选的读写路径反相电路的结构示意图；

图4为本申请实施例提供的一种可选的判断电路的结构示意图；

图5为本申请实施例提供的一种可选的存储器的结构示意图；

图6为本申请实施例提供的一种信号时序示意图；

图7为本申请实施例提供的一种可选的更具体的存储器的结构示意图；

图8为本申请实施例提供的一种可选的状态机的结构示意图；

图9为本申请实施例提供的一种更具体的数据自刷新电路的基本结构示意图；

图10为本申请实施例提供的一种具体的数据自刷新电路的电路结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

为了缓解存储器的老化效应，本申请实施例中提供了一种数据自刷新电路。可以参见图1所示，图1为本申请实施例中提供的一种数据自刷新电路的基本结构示意图，包括相互连接的状态机、计数器和存储器。

其中，状态机用于在数据刷新使能信号(即图中的REVERSE信号)有效时，控制计数器在每一个时钟周期(图中的Clock为时钟信号)产生一个第一地址(即图中的addr_count)并输出给存储器。

状态机还用于在数据刷新使能信号有效时，在每一个时钟周期向存储器输出一个翻转信号，以使存储器中位于第一地址处的数据翻转。

其中，数据刷新使能信号有效可以是数据刷新使能信号变为高电平信号(即数据刷新使能信号为1)。相应的，当数据刷新使能信号为0时(即为低电平信号或不存在时)数据刷新使能信号无效。

在本申请实施例中，数据刷新使能信号可以由数据自刷新电路外的部件，例如处理器核心、协处理器等输入，从而实现自动化地对存储器中的数据进行翻转。此外，也可以由工程师等工作人员输入，从而对存储器中的数据进行翻转。

可以理解，存储器中的地址是连续的，且通常都是从0开始的，因此基于计数器每次在前一个第一地址的基础上加1即可得到下一个第一地址。

本申请实施例通过状态机的控制，并利用计时器依次产生进行数据翻转的第一地址，使得可以对存储器中的数据主动进行翻转，而数据翻转后，存储器的存储单元的晶体管导通情况就会发生变化，从而可以有效缓解存储器中的BTI效应，进而缓解存储器的老化情况，提高存储器的使用寿命。

在本申请实施例中，如图2所示，数据自刷新电路还可以包括读写路径反相电路。读写路径反相电路分别与状态机、计数器和存储器连接。状态机还接入有读使能信号(即图中的RDEN信号)和写使能信号(即图中的WREN信号)。

其中，读使能信号在有数据自刷新电路外的对象(例如处理器或其他电路或设备)对存储器发送读请求时，会被拉升至高电平信号(即读使能信号变为1)，从而变为有效状态，在其他情况下，读使能信号为0，为无效状态。类似的，写使能信号在有数据自刷新电路外的对象(例如处理器或其他电路或设备)对存储器发送写请求时，会被拉升至高电平信号(即写使能信号变为1)，从而变为有效状态，在其他情况下，写使能信号为0，为无效状态。

在本申请实施例中，状态机还用于在数据刷新使能信号有效，且读使能信号或写使能信号有效时，暂停产生翻转信号，并控制计数器暂停产生第一地址，并产生中断信号(即图中的suspend)。可以理解，在本申请实施例中，产生的中断信号的值可以为1，即可以为高电平信号。

而读写路径反相电路用于在接收到中断信号时，比较计数器中最新产生的第一地址和读使能信号或写使能信号对应的操作地址(即图中的addr_ext)，若操作地址位于第一地址之后，则保持读写路径不变，否则对读写路径取反。

需要说明的是，操作地址是指数据自刷新电路外的对象对存储器所请求进行操作的地址。其中，读使能信号对应的操作地址为：触发产生该读使能信号的读请求所请求的地址，写使能信号对应的操作地址为：触发产生该写使能信号的写请求所请求的地址。

可以理解，对存储器中的数据进行翻转时，若存在对存储器进行读写操作的请求，此时若不立刻进行读写操作，而是等待将存储器中的所有数据全部翻转完毕后再进行读写操作，则容易导致请求积压，严重影响用户体验。而在翻转过程中对存储器进行读写操作，则由于存储器中一部分数据处于未翻转的状态，另一部分数据处于已翻转的状态，则容易出现数据读写错误。而在本申请实施例中，通过配置读写路径反相电路，并配置状态机在数据刷新使能信号有效，且读使能信号或写使能信号有效时，先暂停对存储器中的数据进行翻转，转而产生中断信号以触发读写路径反相电路对需要进行读操作或写操作的操作地址进行判断。由于计数器产生的地址是由低到高依次产生的，因此若操作地址位于计数器最新产生的第一地址之后，则表明该操作地址对应的数据还未被翻转，此时读写路径反相电路保持读写路径不变，从而可以按照当前的读写路径进行操作，若操作地址位于计数器最新产生的第一地址之前，或者与计数器最新产生的第一地址相同，则表明该操作地址对应的数据已经被翻转，则读写路径反相电路对读写路径取反，这样即可保证读写操作的正确性，并且可以不对存储器的正常使用造成影响。

还可以理解，在本申请实施例中，当读写路径反相电路还用于在存储器中的所有数据翻转完毕后，对当前的读写路径取反，得到新的读写路径。这样，在存储器中的所有数据翻转完毕后，就可以使得后续进行的读写操作都是按照新的读写路径进行的，从而保证数据读写的正确性。

在一种可选实施方式中，如图3所示，读写路径反相电路包括比较器，比较器的第一个输入端与计数器的输出端连接，以接收计数器最新产生的第一地址；所述比较器的另一个输入端用于接收操作地址；比较器的使能端与状态机连接，以接收中断信号。

其中，比较器的判断逻辑可以但不限于采用如下逻辑：

{if(suspend&&(addr_ext<＝addr_count))

Sel_sus＝1

else

Sel_sus＝0

}//先将操作地址与最新的第一地址进行比较，如果操作地址小于等于第一地址则比较结果为1，否则为0。将比较结果与中断信号进行与运算，得到输出信号Sel_sus。

可以理解，在将操作地址与最新的第一地址进行比较之前，还可以先判断中断信号的值是否为0。若为0，则直接确定输出信号Sel_sus等于0，若为中断信号的值为1，则执行上述判断逻辑。

在本申请实施例中，第一地址和操作地址通常由多位数据构成(例如为4位数据)，因此比较器应当采用多位比较器实现，以实现对多位数据的比较。示例性的，假设存储器中的地址由4位数据构成，即第一地址和操作地址为4位数据，需要进行4位数据的比较，那么一种可选的比较器实现电路可以如图4所示，包括4条并列的数据比较电路，依次实现操作地址和第一地址的最高位(即第3位)至最低位(即第0位。图中addr_ext[x]为操作地址的第x位，addr_count[x]为第一地址的第x位，x为0至3)的比较。可以理解，本申请图4中各符号的含义如下：标号41所示的符号对应的元件为同或门，标号42所示的符号对应的元件为或非门，标号43所示的符号对应的元件为反相器，标号44所示的符号对应的元件为与门，标号45所示的符号对应的元件为NMOS管，标号46所示的符号对应的元件为PMOS管。本申请各附图中相同符号表征的元件相同，故不再重复标记以及重复进行符号说明。

可以理解，图4仅为本申请实施例所示例出的一种可选的比较器的结构示意图，但不作为对本申请实施例方案的限制。

还可以理解，在本申请实施例中，可继续参见图3所示，读写路径反相电路还可以包括：判断电路、触发器和异或门(即图中输出信号Sel的符号)。其中：

判断电路的输入端与计数器的输出端连接，用于判断计数器最新产生的第一地址是否已达到存储器的最大地址。

触发器的时钟端(即图中的Clk端口)与判断电路的输出端连接，触发器的数据输入端(即图中的D端口)与触发器的反相数据输出端(即图中的QB端口)连接。可以理解，触发器的反相数据输出端QB输出的数据与触发器的数据输出端Q输出的数据相反。

异或门的一个输入端与触发器的数据输出端(即图中的Q端口)连接，异或门的另一个输入端与比较器的输出端连接，异或门的输出端与存储器连接，以控制存储器的读写路径。

可以理解，在本申请实施例中，判断电路可以通过AND TREE(多级与门电路)、比较器等电路实现，但不作为限制。在本申请实施例中，判断电路输出的done信号可以表征计数器最新产生的第一地址是否已达到存储器的最大地址，即表征存储器中的数据是否已经全部翻转完毕。具体而言，当done信号为1，即done信号有效时，表征存储器中的数据是否已经全部翻转完毕，否则done信号为0，即done信号无效。

还可以理解，以上仅为本申请实施例所示例出的一种可采用的读写路径反相电路，除此之外本申请实施例中也可以采用其他电路结构实现，只要能够实现对读写路径的受控取反即可。

在本申请实施例中，存储器可以为各类常见的存储器，例如SRAM等。存储器可以包括多个存储单元，而所谓存储器的读写路径是指将数据写入存储器的存储单元中的路径，以及将数据从存储器的存储单元中读出的路径。因此，在本申请实施例中，存储器的读写路径可以包括用于将数据从存储器中读出的数据读出路径和用于将数据写入存储器中的数据写入路径。而为了实现存储器的读写路径可以受控进行取反，在一种可选的实现方式中，可参见图5所示：

数据读出路径可以包括数据读出端口、第一多路选择器和第一反相器；第一多路选择器的控制端与异或门的输出端连接(即接入Sel信号)，第一多路选择器的一个输入端与存储单元连接，第一多路选择器的另一个输入端通过第一反相器与存储单元连接，第一多路选择器的输出端与数据读出端口(即图中DOUT处)连接。

数据写入路径包括数据写入端口、第二多路选择器和第二反相器；第二多路选择器的控制端与异或门的输出端连接(即接入Sel信号)，第二多路选择器的输出端与存储单元连接，第二多路选择器的一个输入端与数据写入端口连接，第二多路选择器的另一个输入端通过第二反相器与所述数据写入端口(即图中DIN处)连接。

这样，通过多路选择器和反相器的设置，使得存储器中具有两条读出数据或写入数据完全相反的数据读出路径和数据写入路径，且多路选择器的选通受读写路径反相电路的输出控制，从而可以实现对读写路径的受控取反。

可以理解，为了实现对存储器中的数据的翻转，需要先进行存储器中的数据读出，然后再进行数据写入才行。此外，存储器中为了保证每一轮数据读写可正确被执行，会设置电压预充电路，以实现对存储器中位线电压的预充电。为此，状态机需要产生读请求信号、写请求信号和预充控制信号才能保证存储器中的数据可被正确翻转。故而在本申请实施例中，翻转信号可以包括读请求信号RS0、写请求信号WS1和预充控制信号CS3，且读请求信号RS0、写请求信号WS1和预充控制信号CS3之间的时序关系应当如图6所示，即在读请求信号RS0结束后，产生并发送写请求信号WS1，在写请求信号WS1结束后，产生并发送预充控制信号CS3，且读请求信号RS0、写请求信号WS1和预充控制信号CS3位于一个时钟周期内，以确保一个时钟周期对存储器中的一个地址进行数据翻转。

那么，为了在每一个时钟周期内均可以按照上述需求生成读请求信号RS0、写请求信号WS1和预充控制信号CS3，在本申请实施例中，状态机包括斩波器，用于在数据刷新使能信号有效，且读使能信号与写使能信号无效时，通过斩波器的第一输出端口输出读请求信号，通过斩波器的第二输出端口输出写请求信号，通过斩波器的第三输出端口输出预充控制信号。其中，斩波器的实现结构可采用现有的结构实现，本申请实施例中不做限制。

在本申请实施例中，如图7所示，存储器中的数据读出路径通过第一开关与存储单元连接，数据写入路径通过第二开关与存储单元连接。且，一开关的控制端与第一输出端口连接，第二开关的控制端与第二输出端口连接，存储器的电压预充电路的使能端与第三输出端口连接。这样，可以通过读请求信号控制第一开关的通断，从而控制数据的读出与否，可以通过写请求信号控制第二开关的通断，从而控制数据的写入与否，可以通过预充控制信号控制电压预充电路的使能与否，从而控制是否进行存储器的预充电，配合计数器输入至存储器中的第一地址，实现对于存储器的第一地址处的数据的翻转。

在本申请实施例中，可参见图8所示，状态机还可以包括第一与门、第二与门以及第一或非门。其中，第一或非门的一个输入端用于接收读使能信号，第一或非门的另一个输入端用于接收写使能信号；第一与门的一个输入端与第一或非门的输出端连接，第一与门的另一个输入端用于接收数据刷新使能信号；第二与门的一个输入端与第一与门的输出端连接，第二与门的另一个输入端用于接收时钟信号，第二与门的输出端与斩波器的输入端连接。这样，通过第一与门、第二与门以及第一或非门的作用，可以实现在数据刷新使能信号有效，且读使能信号和写使能信号均无效时触发斩波器工作，进行存储器中的数据的主动翻转。在数据刷新使能信号有效，且读使能信号或写使能信号也有效时，停止斩波器工作，以便存储器进行数据读取或写入操作。此外，在数据刷新使能信号无效时，停止斩波器工作，存储器正常工作。且该实现结构简单，无需采用大量的电子元件，成本低廉，利于在工业应用中推广使用。

可选的，在本申请实施例中，可继续参见图8所示，状态机中还可以包括第二或非门。第二或非门的一个输入端与第一或非门的输出端连接，第二或非门的另一个输入端用于接收状态信号done，从而通过第二或非门，可以在done为0，且读使能信号或写使能信号为1时(此时第一或非门的输出wrrd_b为0)，输出中断信号suspend为1，其他时候输出中断信号suspend为0。这样，通过一个第二或非门即可实现在对存储器中的数据进行主动翻转的过程中产生中断信号，从而保证读写路径反相电路可被正确触发。

可以理解，在本申请实施例中，如图9所示，数据自刷新电路还可以包括第三多路选择器。第三多路选择器的一个输入端与计数器的输出端连接，第三多路选择器的另一个输入端用于接收操作地址addr_ext，第三多路选择器的输出端与存储器连接，第三多路选择器的控制端与第一与门的输出端连接。可以理解，第一与门输出的信号rev_i可以反映出在数据刷新使能信号有效时，是否存在读使能信号或写使能信号。具体而言，当数据刷新使能信号有效，且读使能信号和写使能信号均无效时，rev_i为1，其他情况下rev_i为0。因此基于第一与门的输出rev_i作为第三多路选择器的控制信号，可以实现在有外部对存储器进行的读请求或写请求时，可以正确将输入至存储器的地址切换为外部所请求的地址，保证操作的正确性。

可以理解，在本申请实施例中，第一多路选择器、第二多路选择器和第三多路选择器均可采用两路选择器实现，但不作为限制。

为便于理解本申请实施例的方案，下面以图10所示的数据自刷新电路为例，对本申请实施例的方案做示例性说明。

图10中各模块的逻辑示例说明如下：

状态机：当读使能信号RDEN或写使能信号WREN为1(RDEN和WREN高电平有效)时，wrrd_b为0，进而rev_i为0，则数据刷新模式被屏蔽。此时如果done为0，则说明数据刷新模式并未全部完成，输出suspend为1，数据刷新模式中断。当RDEN和WREN都为0时，wrrd_b为1，如果数据刷新使能信号REVERSE为1，此时rev_i也为1，则处于数据刷新模式。在数据刷新模式中，CHOPPER(斩波器)电路会在每个CLK(时钟)周期内产生RS0/WS1/CS2三种状态，RS0/WS1/CS2波形示意图如图6所示，RS0/WS1/CS2分别对应读/写/位线预充。RS0为高，进行读操作；WS1为高，进行写操作；CS2为低，进行位线预充。

计数器：rev_i为1时，每个CLK周期中，addr_count加一。如果rev_i为1，计数器暂停，addr_count不变。当RESET(复位信号)为高，计数器重置为0。

读写路径反相电路：AND TREE用于判断addr_count是否为SRAM的最大地址，如果addr_count为存储模块所允许的最大地址，则done为1，表征数据刷新模式完成。如果addr_count未达到最大地址，则done为0，表征数据刷新模式未完成。当done由0跳到1，sel_done取反。比较器用于在suspend＝1时，进行外部地址和内部地址的比较。当suspend＝0时，未处于中断的数据刷新模式，sel_su为0，即读写路径是否需要反相，由done是否为1来决定，因此，sel决定于sel_done。当suspend＝1时，处于中断的数据刷新模式，当内部地址大于或等于外部地址，sel_sus为1，sel取反，即读写路径取反。反之，sel_sus＝0,sel不变，即读写路径不取反。

SRAM存储器：数据刷新模式时，rev_i为1，SRAM的地址为计数器产生的第一地址，第一地址经过WL DEC(字线译码电路)和MUX DEC(行译码电路)选中字线和位线。RS0为高时，位线接入SA(灵敏放大器，图中的saen为SA的使能信号)，此时SA打开，进行读操作。S1为高时，S0为低，SA输出取反后接入写驱动电路，此时位线接入写驱动。所选中的存储单元写入一个与读相反的值。S2为低时，S0/S1为低，即读写结束，进行位线充电。sel用于选择相反的两条读写路径。读写模式时，rev_i为0，SRAM地址为操作地址。可以理解，本申请实施例中为prch(位线预充电信号)，rblt和rblc为差分读位线，共同构成第一开关，wblt和wblc为差分写位线，共同构成第二开关，MUX为多路选择器，cell为存储单元，图中cell为多个，但是未示出，WL为字线，BLT/BLC为位线，DIN为存储器的数据输入端，DOUT为存储器的数据输出端。

可以理解，在存储阵列中，高位的地址大概率很久不会被写入，因此高位的SRAM块会长期存储同一个值。而本申请实施例通过翻转存储器中存储的数据，可以减小因老化而产生的存储单元失配，有效缓解存储器中的BTI效应，缓解存储器的老化，提高存储器的使用年限。

此外，本申请实施例的电路可以不影响SRAM的正常使用，可在SRAM空闲状态下，主动进行SRAM的数据刷新，且在数据刷新模式时，可任意插入读写操作。

此外，本申请实施例的电路不影响正常读写时序和端口，与一般的SRAM设计具有良好的兼容性。

基于同一发明构思，本申请实施例中还提供了一种芯片，该芯片中包括前述的数据自刷新电路。

需要说明的是，本申请实施例提供的芯片可以是具有存储单元的芯片，例如，可以是但不限于存储管理芯片、GPU(Graphic Processing Unit，图形处理器)芯片、CPU(Central Processing Unit，中央处理器)芯片、AI处理器芯片等计等，对此本申请实施例中不做限制。

基于同一发明构思，本申请实施例中还提供了一种电子设备，该电子设备中包括有前述的芯片。

可选的，该电子设备可以是具有该芯片的板卡、控制器等可独立生产的模块或部件，也可以是诸如电脑、手机、服务器等直接提供服务的设备，但不作为限制。

在本申请所提供的实施例中，应该理解到，所揭露电路可以通过其它的方式实现。以上所描述的实施例仅仅是示意性的，例如一些特征可以忽略，或不采用。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体与另一个实体区分开来，而不一定要求或者暗示这些实体或之间存在任何这种实际的关系或者顺序。

在本文中，多个是指两个或两个以上。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种数据自刷新电路，其特征在于，包括相互连接的状态机、计数器和存储器；其中：

所述状态机用于在数据刷新使能信号有效时，控制所述计数器在每一个时钟周期产生一个第一地址并输出给所述存储器；

所述状态机还用于在所述数据刷新使能信号有效时，在每一个时钟周期向所述存储器输出一个翻转信号，以使所述存储器中位于所述第一地址处的数据翻转。

2.如权利要求1所述的数据自刷新电路，其特征在于，所述数据自刷新电路还包括：读写路径反相电路，分别与所述状态机、所述计数器和所述存储器连接；

所述状态机还用于在所述数据刷新使能信号有效，且读使能信号或写使能信号有效时，暂停产生所述翻转信号，并控制所述计数器暂停产生所述第一地址，并产生中断信号；

所述读写路径反相电路用于在接收到所述中断信号时，比较所述计数器中最新产生的所述第一地址和所述读使能信号或所述写使能信号对应的操作地址，若所述操作地址位于所述第一地址之后，则保持读写路径不变，否则对读写路径取反；

其中，所述读使能信号对应的操作地址为：触发产生所述读使能信号的读请求所请求的地址；所述写使能信号对应的操作地址为：触发产生所述写使能信号的写请求所请求的地址。

3.如权利要求2所述的数据自刷新电路，其特征在于，所述读写路径反相电路还用于在所述存储器中的所有数据翻转完毕后，对当前的读写路径取反，得到新的读写路径。

4.如权利要求2所述的数据自刷新电路，其特征在于，所述读写路径反相电路包括：

比较器，所述比较器的第一个输入端与所述计数器的输出端连接，以接收所述计数器最新产生的所述第一地址；所述比较器的另一个输入端用于接收所述操作地址；所述比较器的使能端与所述状态机连接，以接收所述中断信号。

5.如权利要求4所述的数据自刷新电路，其特征在于，所述读写路径反相电路还包括：

判断电路，所述判断电路的输入端与所述计数器的输出端连接，用于判断所述计数器最新产生的所述第一地址是否已达到所述存储器的最大地址；

触发器，所述触发器的时钟端与所述判断电路的输出端连接，所述触发器的数据输入端与所述触发器的数据反相输出端连接；

异或门，所述异或门的一个输入端与所述触发器的数据输出端连接，所述异或门的另一个输入端与所述比较器的输出端连接，所述异或门的输出端与所述存储器连接，以控制所述存储器的读写路径。

6.如权利要求5所述的数据自刷新电路，其特征在于，所述存储器的读写路径包括数据读出路径和数据写入路径；所述存储器包括多个存储单元；

所述数据读出路径包括数据读出端口、第一多路选择器和第一反相器；所述第一多路选择器的控制端与所述异或门的输出端连接，所述第一多路选择器的一个输入端与所述存储单元连接，所述第一多路选择器的另一个输入端通过所述第一反相器与所述存储单元连接，所述第一多路选择器的输出端与所述数据读出端口连接；

所述数据写入路径包括数据写入端口、第二多路选择器和第二反相器；所述第二多路选择器的控制端与所述异或门的输出端连接，所述第二多路选择器的输出端与所述存储单元连接，所述第二多路选择器的一个输入端与所述数据写入端口连接，所述第二多路选择器的另一个输入端通过所述第二反相器与所述数据写入端口连接。

7.如权利要求2-6任一项所述的数据自刷新电路，其特征在于，所述翻转信号包括读请求信号、写请求信号和预充控制信号；

所述存储器包括多个存储单元、数据读出路径、数据写入路径以及电压预充电路；所述数据读出路径通过第一开关与所述存储单元连接，所述数据写入路径通过第二开关与所述存储单元连接；

所述状态机包括斩波器，用于在数据刷新使能信号有效，且读使能信号与写使能信号无效时，通过所述斩波器的第一输出端口输出所述读请求信号，通过所述斩波器的第二输出端口输出所述写请求信号，通过所述斩波器的第三输出端口输出所述预充控制信号；

所述第一开关的控制端与所述第一输出端口连接，所述第二开关的控制端与所述第二输出端口连接，所述电压预充电路的使能端与所述第三输出端口连接。

8.如权利要求7所述的数据自刷新电路，其特征在于，所述状态机还包括第一与门、第二与门以及第一或非门；

其中，所述第一或非门的一个输入端用于接收读使能信号，所述第一或非门的另一个输入端用于接收写使能信号；

所述第一与门的一个输入端与所述第一或非门的输出端连接，所述第一与门的另一个输入端用于接收所述数据刷新使能信号；

所述第二与门的一个输入端与所述第一与门的输出端连接，所述第二与门的另一个输入端用于接收时钟信号，所述第二与门的输出端与所述斩波器的输入端连接。

9.如权利要求8所述的数据自刷新电路，其特征在于，所述状态机还包括第二或非门；

所述第二或非门的一个输入端与所述第一或非门的输出端连接，所述第二或非门的另一个输入端用于接收状态信号；所述状态信号有效时表征所述存储器中的所有数据均翻转完毕，所述第二或非门输出的信号为所述中断信号。

10.如权利要求8所述的数据自刷新电路，其特征在于，所述数据自刷新电路还包括第三多路选择器；

所述第三多路选择器的一个输入端与所述计数器的输出端连接，所述第三多路选择器的另一个输入端用于接收所述操作地址，所述第三多路选择器的输出端与所述存储器连接，所述第三多路选择器的控制端与所述第一与门的输出端连接。

11.一种芯片，其特征在于，包括如权利要求1-10任一项所述的数据自刷新电路。

12.一种电子设备，其特征在于，包括如权利要求11所述的芯片。

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