CN110415747B - 非挥发性存储内存及其存储单元 - Google Patents

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Abstract

本发明提出一种非挥发性存储内存及其存储单元，存储单元包括：锁存电路，其具有第一储存节点和第二储存节点；互补式位源线对，其包括第一位源线和第二位源线；字符线；第一传输模块，第一端与第一位源线相连，第二端与第一储存节点相连，控制端与字符线相连；第二传输模块，第一端与第二位源线相连，第二端与第二储存节点相连，控制端与字符线相连；储存字符线；储存模块，第一存储单元包括电阻和第一晶体管，第一晶体管串联于第一传输模块的第二端与第一储存节点之间，第一晶体管的控制端与储存字符线相连，电阻与第一晶体管并联连接，第一晶体管的控制端在储存字符线的控制下开启或关断，由此，可以有效降低存储消耗的能量，实现低功耗。

Description

非挥发性存储内存及其存储单元
技术领域
本发明涉及存储技术领域，尤其涉及一种非挥发性存储内存及其存储单元。
背景技术
非挥发性SRAM（Non-volatile SRAM，nvSRAM)是一种非挥发性随机储存内存，其操作方法和普通的静态随机存取内存(Static Random-Access Memory，SRAM)大同小异，但却不需要供电来维持内存内部的值。虽然非挥发性SRAM在结构上跟普通的SRAM是相同的,但是普通的SRAM只能做读和写，且停止供电时资料消失，而非挥发性SRAM停止供电时将资料存至非挥发性元件中，可以做出读(read)、写(write)、储存(store)、召回(restore)等动作。
相关技术中提出了多种非挥发性SRAM的结构，例如4T2R（4个晶体管2个电阻）单元、6T2R（6个晶体管2个电阻）单元、7T2R（7个晶体管2个电阻）单元和8T2R（8个晶体管2个电阻）单元等，但是，相关技术存在的问题在于，由于这些结构都使用两个电阻，会导致存储消耗的能量较大，而且，8T2R单元由于使用了较多的晶体管导致面积较大。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的第一个目的在于提出一种非挥发性存储内存的存储单元，以实现较小面积的同时降低存储消耗的能量。
本发明的第二个目的在于提出一种非挥发性存储内存。
为达上述目的，本发明第一方面实施例提出了一种非挥发性存储内存的存储单元，包括：锁存电路，所述锁存电路连接在预设电源与地之间，所述锁存电路具有第一储存节点和第二储存节点；互补式位源线对，所述互补式位源线对包括第一位源线和第二位源线；字符线；第一传输模块，所述第一传输模块的第一端与所述第一位源线相连，所述第一传输模块的第二端与所述第一储存节点相连，所述第一传输模块的控制端与所述字符线相连；第二传输模块，所述第二传输模块的第一端与所述第二位源线相连，所述第二传输模块的第二端与所述第二储存节点相连，所述第二传输模块的控制端与所述字符线相连；储存字符线；储存模块，所述储存模块包括电阻和第一晶体管，所述第一晶体管串联于所述第一传输模块的第二端与所述第一储存节点之间，所述第一晶体管的控制端与所述储存字符线相连，所述电阻与所述第一晶体管并联连接，所述第一晶体管的控制端在所述储存字符线的控制下开启或关断。
根据本发明实施例提出的非挥发性存储内存的存储单元，使用一个电阻，可以有效降低存储消耗的能量，实现低功耗。
根据本发明的一个实施例，所述锁存电路包括第一反相器和第二反相器，其中，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管的第一端与所述预设电源相连，所述第一下拉晶体管的第一端与所述第一上拉晶体管的第二端相连并形成所述第一储存节点，所述第一下拉晶体管的第二端接地，所述第一上拉晶体管的控制端与所述第一下拉晶体管的控制端相连后作为所述第一反相器的输出端；所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管的第一端与所述预设电源相连，所述第二下拉晶体管的第一端与所述第二上拉晶体管的第二端相连并形成所述第二储存节点，所述第二下拉晶体管的第二端接地，所述第二上拉晶体管的控制端与所述第二下拉晶体管的控制端相连后作为所述第二反相器的输出端；其中，所述第一储存节点与所述第二反相器的输出端相连，所述第二储存节点与所述第一反相器的输出端相连。
根据本发明的一个实施例，所述第一传输模块包括第一传输晶体管，所述第一传输晶体管的第一端与所述第一位源线相连，所述第一传输晶体管的第二端与所述储存模块相连，所述第一传输晶体管的控制端与所述字符线相连，所述第一传输晶体管在所述字符线的控制下开启或关断；所述第二传输模块包括第二传输晶体管，所述第二传输晶体管的第一端与所述第二位源线相连，所述第二传输晶体管的第二端与所述第二储存节点相连，所述第二传输晶体管的控制端与所述字符线相连，所述第二传输晶体管在所述字符线的控制下开启或关断。
根据本发明的一个实施例，所述第一晶体管被配置为在所述非挥发性存储内存上电时根据所述储存字符线的关断信号关断，以便根据所述电阻的电阻状态将存储值写入所述锁存电路。
根据本发明的一个实施例，所述第一晶体管被配置为在所述非挥发性存储内存下电时根据所述储存字符线的关断信号关断，以便将所述锁存电路的存储值存储至所述电阻，其中，所述电阻的电阻状态根据所述锁存电路的存储值改变。
根据本发明的一个实施例，在将所述锁存电路的存储值存储至所述电阻的过程中，依次向所述第一位源线施加高电位信号和低电位信号，以使所述电阻的电阻状态根据所述锁存电路的存储值改变。
根据本发明的一个实施例，所述电阻在所述第一储存节点的存储值为第一值时处于第一电阻状态，所述电阻在所述第一储存节点的存储值为第二值时处于第二电阻状态。
根据本发明的一个实施例，所述第一晶体管被配置为在所述非挥发性存储内存正常操作时根据所述储存字符线的导通信号导通，以将所述电阻短接。
根据本发明的一个实施例，所述电阻为忆阻器。
为达到上述目的，本发明第二方面实施例提出的一种非挥发性存储内存，包括所述的非挥发性存储内存的存储单元。
根据本发明实施例提出的非挥发性存储内存，通过上述存储单元，可以有效降低存储消耗的能量，实现低功耗。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为根据本发明实施例的非挥发性存储内存的存储单元的方框示意图；
图2为根据本发明实施例的非挥发性存储内存的存储单元的电路原理图；
图3为根据本发明实施例的非挥发性存储内存的存储单元在SRAM模式的工作时序图；
图4为根据本发明实施例的非挥发性存储内存的存储单元的原理示意图，其中，将“0” 存储至电阻；
图5为根据本发明实施例的非挥发性存储内存的存储单元的原理示意图，其中，将“1” 存储至电阻；以及
图6为根据本发明实施例的非挥发性存储内存的存储单元在STORE/RESTORE模式的工作时序图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参考附图描述本发明实施例的非挥发性存储内存及其存储单元。
图1为根据本发明实施例的非挥发性存储内存的存储单元的方框示意图。如图1所示，非挥发性存储内存的存储单元包括：锁存电路10、互补式位源线对BL、BLB、字符线WL、第一传输模块11、第二传输模块12、储存字符线SWL以及储存模块13。
其中，锁存电路10连接在预设电源CVDD与地CVSS之间，锁存电路10具有第一储存节点Q和第二储存节点QB；互补式位源线对BL、BLB包括第一位源线BL和第二位源线BLB；第一传输模块11的第一端与第一位源线BL相连，第一传输模块11的第二端与第一储存节点Q相连，第一传输模块11的控制端与字符线WL相连；第二传输模块12的第一端与第二位源线BLB相连，第二传输模块12的第二端与第二储存节点QB相连，第二传输模块12的控制端与字符线WL相连。
如图2所示，储存模块13包括电阻R和第一晶体管M1，第一晶体管M1串联于第一传输模块11的第二端与第一储存节点Q之间，即第一晶体管M1的第一端连接第一传输模块11的第二端，第一晶体管M1的第二端连接第一储存节点Q，第一晶体管M1的控制端与储存字符线SWL相连，电阻R与第一晶体管M1并联连接即电阻R并联在第一晶体管M1的第一端与第二端之间，第一晶体管M1的控制端在储存字符线SWL的控制下开启或关断。其中，电阻R可为忆阻器（即记忆电阻器）。
可理解，电阻R的电阻状态可根据流过电阻R的电流方向改变，例如，电阻R可在第一电阻状态和第二电阻状态之间迁移，其中，第一电阻状态可为高阻态，第二电阻状态可为低阻态，结合图2的实施例，当电阻R上的电流流向为从电阻R的左端流向右端时，电阻R处于第二电阻状态，当电阻R上的电流流向为从电阻R的右端流向左端时，电阻R处于第一电阻状态。
由此，在第一开关管M1关断时，电阻R起作用，电阻R的电阻状态可用于指示锁存电路10锁存的存储值，例如“0”或“1”。假设“0”对应低阻态，“1”对应高阻态，在存储单元断电（下电）之前，锁存电路10锁存的存储值可存储到电阻R，即电阻R的电阻状态根据锁存电路10锁存的存储值改变，在存储单元上电之后，可将电阻R存储的存储值写入到锁存电路10，即锁存电路10的存储值根据电阻R的电阻状态写入。
在第一开关管M1导通时，电阻R被短接，不起作用，此时，第一传输模块11和第二传输模块12可在字符线WL的控制下导通，存储单元可进行正常操作，例如通过互补式位源线对BL、BLB进行读操作、写操作，具体读操作、写操作可参见图3。
由此，本发明实施例的非挥发性存储内存的存储单元，使用一个电阻，可以有效降低存储消耗的能量，实现低功耗。
根据本发明的一个实施例，如图2所示，锁存电路10可包括第一反相器101和第二反相器102，其中，第一反相器101包括第一上拉晶体管Q1和第一下拉晶体管Q2，第一上拉晶体管Q1的第一端与预设电源CVDD相连，第一下拉晶体管Q2的第一端与第一上拉晶体管Q1的第二端相连并形成第一储存节点Q，第一下拉晶体管Q2的第二端接地CVSS，第一上拉晶体管Q1的控制端与第一下拉晶体管Q2的控制端相连后作为第一反相器101的输出端；第二反相器102包括第二上拉晶体管Q3和第二下拉晶体管Q4，第二上拉晶体管Q3的第一端与预设电源CVDD相连，第二下拉晶体管Q4的第一端与第二上拉晶体管Q3的第二端相连并形成第二储存节点QB，第二下拉晶体管Q4的第二端接地CVSS，第二上拉晶体管Q3的控制端与第二下拉晶体管Q4的控制端相连后作为第二反相器102的输出端；其中，第一储存节点Q与第二反相器102的输出端相连，第二储存节点QB与第一反相器101的输出端相连。
也就是说，第一反相器101和第二反相器102交错耦合形成锁存电路10，即其中一个反相器的输出，连接至另外一个反相器的输入，第一反相器101的输出端成为第二储存节点QB，第二反相器102的输出端成为第一储存节点Q，当其中一个储存节点被拉至低电位时，另外一个储存节点会被拉至高电位。
作为一个示例，第一上拉晶体管Q1和第二上拉晶体管Q3可为P型晶体管，例如PMOS管，第一下拉晶体管Q2和第二下拉晶体管Q4可为N型晶体管，例如NMOS管。
如图2所示，第一传输模块11包括第一传输晶体管Q5，第一传输晶体管Q5的第一端与第一位源线BL相连，第一传输晶体管Q5的第二端与储存模块13相连，第一传输晶体管Q5的控制端与字符线WL相连，第一传输晶体管Q5在字符线WL的控制下开启或关断；第二传输模块12包括第二传输晶体管Q6，第二传输晶体管Q6的第一端与第二位源线BLB相连，第二传输晶体管Q6的第二端与第二储存节点QB相连，第二传输晶体管Q6的控制端与字符线WL相连，第二传输晶体管Q6在字符线WL的控制下开启或关断。
也就是说，当第一开关管M1导通时，互补式位源线对BL、BLB分别经由第一传输晶体管Q5和第二传输晶体管Q6与对应的第一储存节点Q和第二储存节点QB相连。当字符线WL切换至高电位例如CVDD时，第一传输晶体管Q5和第二传输晶体管Q6导通，以允许互补式位源线对BL、BLB分别可以从第一储存节点Q和第二储存节点QB读出存储值或者向第一储存节点Q和第二储存节点QB写入存储值。当字符线WL切换至低电位例如CVSS时，第一传输晶体管Q5和第二传输晶体管Q6关断，此时，第一储存节点Q和第二储存节点QB与互补式位源线对BL、BLB基本上是分开的，只要预设电位CVDD维持在临界值之上，第一储存节点Q和第二储存节点QB的状态便可以继续维持下去。
可理解，当第一开关管M1导通时，存储单元通过互补式位源线对BL、BLB进行读操作、写操作，此时，存储单元工作在于静态随机存取SRAM模式，具体工作过程如下：
在进行写操作时，字符线WL切换至高电位CVDD，进而第一传输晶体管Q5和第二传输晶体管Q6导通，第一位源线BL的电位被传递至第一储存节点Q，第二位源线BLB的电位被传递至第二储存节点QB，并改变第一储存节点Q和第二储存节点QB的原本状态。此时，第一位源线BL的电位与第二位源线BLB的电位是互补的，即第一位源线BL的电位为高电位，第二位源线BLB的电位即为低电位，反之亦然，进而，第一储存节点Q和第二储存节点QB也是互补的，第一储存节点Q和第二储存节点QB的状态是由第一反相器101和第二反相器102维持。
例如，如图3所示，在进行写操作时，字符线WL处于高电位CVDD，如果第一位源线BL的电位为高电位，且第二位源线BLB的电位为低电位，那么，第一储存节点Q的电位相应地变为高电位，第二储存节点QB的电位相应地变为低电位，并且，在第一位源线BL的电位变为低电位，第一储存节点Q的电位保持高电位，第二储存节点QB的电位保持低电位。
写操作完成后，字符线WL切换至低电位CVSS，第一传输晶体管Q5和第二传输晶体管Q6关断，第一储存节点Q和第二储存节点QB与互补式位源线对BL、BLB基本上是分开的，只要预设电位CVDD维持在临界值之上，第一储存节点Q和第二储存节点QB的状态便可以继续维持下去。此时，向第一位源线BL且第二位源线BLB施加高电位信号，即将第一位源线BL且第二位源线BLB的电位置为高电位，从而避免干扰。
在进行读操作时，字符线WL切换至高电位CVDD，进而第一传输晶体管Q5和第二传输晶体管Q6导通，此时通过读取第一位源线BL和第二位源线BLB的电位即可确定锁存电路10锁存的存储值。例如，如果第一储存节点Q储存值为“1”（高电位），第二储存节点QB储存值为“0”（低电位），则第一位源线BL保持为高电位状态，此种情况下，由于读操作之前第二位源线BLB处于高电位，而第二储存节点QB处于低电位，因此，在第二传输晶体管Q6导通后，第二位源线BLB的电位有下降趋势，第二储存节点QB的电位有升高趋势，进而，通过第一位源线BL和第二位源线BLB可确定锁存电路10锁存的存储值为Q=1，QB=0。
相反地，如果第一储存节点Q储存值为“0”低电位，第二储存节点QB储存值为“1”高电位，则第二位源线BLB为高电位状态，此种情况下，由于读操作之前第一位源线BL处于高电位，而第一储存节点Q储存低电位，因此，在第一传输晶体管Q5导通后，第一位源线BL的电位有下降趋势，第一储存节点Q的电位有升高趋势，进而，通过第一位源线BL和第二位源线BLB可确定锁存电路10锁存的存储值为Q=0，QB=1。
读操作完成后，字符线WL切换至低电位CVSS，第一传输晶体管Q5和第二传输晶体管Q6关断，第一储存节点Q和第二储存节点QB与互补式位源线对BL、BLB基本上是分开的，只要预设电位CVDD维持在临界值之上，第一储存节点Q和第二储存节点QB的状态便可以继续维持下去。此时，向第一位源线BL且第二位源线BLB施加高电位信号，即将第一位源线BL且第二位源线BLB的电位置为高电位，从而避免干扰。
由此，通过第一位源线BL和第二位源线BLB上的电位差即可确定锁存电路10锁存的存储值。
根据本发明的一个实施例，第一晶体管M1被配置为在非挥发性存储内存上电时根据储存字符线SWL的关断信号关断，以便根据电阻R的电阻状态将存储值写入锁存电路10。并且，第一晶体管M1被配置为在非挥发性存储内存下电之前根据储存字符线SWL的关断信号关断，以便将锁存电路10的存储值存储至电阻R，其中，电阻R的电阻状态根据锁存电路10的存储值改变。
其中，在将锁存电路10的存储值存储至电阻R的过程中，依次向第一位源线BL施加高电位信号和低电位信号，以使电阻R的电阻状态根据锁存电路10的存储值改变。
其中，电阻R在第一储存节点Q的存储值为第一值时处于第一电阻状态，电阻R在第一储存节点Q的存储值为第二值时处于第二电阻状态。
根据本发明的一个实施例，第一晶体管M1被配置为在非挥发性存储内存正常操作时根据储存字符线SWL的导通信号导通，以将电阻R短接。
下面结合附图4-6对本发明实施例的存储单元的工作原理进行详细描述。
参考图6，存储单元的工作于STORE（存储）/RESTORE（恢复）模式，在下电之前，进行数据存储，将锁存电路10锁存的存储值储存至电阻R中。具体地，可分为两个阶段，即第一存储阶段S1和第二存储阶段S2，通过控制电流方向完成存储值的写入。此时，预设电源CVDD有电，处于高电位VDD。
在第一存储阶段S1，存储字符线SWL处于低电位例如VSS（SWL=0），第一开关管M1关断，并且，字符线WL处于高电位例如VDD (WL=1)，第一传输晶体管Q5和第二传输晶体管Q6导通，同时，可向第一位源线BL施加高电位信号，并向第二位源线BLB施加高电位信号，此时，如果第一储存节点Q存储值为“0”，且第二储存节点QB存储值为“1”，由于第一位源线BL为高电位，电阻R左端的电位高于电阻R右端的电位，电阻R上的电流流向为从左到右（如图4中箭头方向），此时电阻R变为低阻状态。然而，如果第一储存节点Q存储值为“1”，且第二储存节点QB存储值为“0”，由于第一位源线BL为高电位，电阻R两端的电位相同，无电流流过电阻R，电阻R的阻值状态无变化。由此，可以将第一储存节点Q存储的“0”值存储到电阻R，此时电阻R为低阻状态。
在第二存储阶段S2，存储字符线SWL处于低电位例如CVSS，第一开关管M1关断，并且，字符线WL处于高电位例如VDD，第一传输晶体管Q5和第二传输晶体管Q6导通，同时，可向第一位源线BL施加低电位信号，同时向第二位源线BLB施加高电位信号，此时，如果第一储存节点Q存储值为“1”，且第二储存节点QB存储值为“0”，由于第一位源线BL为低电位，电阻R右端的电位高于电阻R左端的电位，电阻R上的电流流向为从右到左（如图5中箭头方向），此时电阻R变为高阻状态。然而，如果第一储存节点Q存储值为“0”，且第二储存节点QB存储值为“1”，由于第一位源线BL为低电位，电阻R两端的电位相同，无电流流过电阻R，电阻R的阻值状态无变化。由此，可以将第一储存节点Q存储的“1”值存储到电阻R，电阻R为高阻状态。
由此，通过前述两个阶段S1和S2，通过控制电流方向，可以将锁存单元10锁存的数据存储至电阻R，例如在阶段S1，可以将“0”值存储到电阻R，在阶段S2，可以将“1”值存储到电阻R。
随后，存储单元下电，字符线SWL、字符线WL、第一位源线BL、第二位源线BLB的电位均降低至0电位，预设电源CVDD无电，第一储存节点Q和第二储存节点QB也降低至0电位。
也就是说，在下电前, 需执行存储的动作，使锁存的数据存入电阻R即电阻式存储器中, 写入后电阻R的状态是由电流方向决定, 首先将预设电源CVDD 的电位由CVDD抬高至稍微大于CVDD (例如由CVDD抬高至VDD，VDD大于CVDD)，从而使锁存状态更加稳定，避免操作时破坏 Q/QB 锁存的数据, 此时SWL=0。
如果Q=1, S1阶段时 BL/BLB=1/1, 电阻R两端为等电位，电阻R维持原状态，S2阶段时, BL/BLB=0/1, 电流自Q流向BL, 电阻R被写成高阻态，即，最后结果存入 Q=1，对应为高电阻态；
如果Q=0, S1阶段时 BL/BLB=1/1, 电流自 BL 流向 Q，电阻R被写成低阻态，S2阶段时, BL/BLB=0/1, 电阻R两端等电位，因此电阻R维持原状态，由此，最后结果存入 Q=0，对应为低电阻态。
操作完之后，Q点的数据已存入电阻R中，此时可将电源移除即预设电源CVDD的电位逐渐降为0，进入下电状态。
在上电时，进行数据恢复，将电阻R储存的存储值转移至锁存电路10中。具体地，可分为两个阶段，即第一恢复阶段R1和第二恢复阶段R2，通过控制电流方向完成存储值的恢复。此时预设电源CVDD有电，处于高电位。
在第一恢复阶段R1，存储字符线SWL处于高电位例如CVDD，第一开关管M1导通，电阻R被短路，并且，字符线WL处于高电位例如CVDD，第一传输晶体管Q5和第二传输晶体管Q6导通，此时，可向第一位源线BL施加高电位信号，并向第二位源线BLB施加低电位信号，从而使得第一储存节点Q的存储值为“1”，且第二储存节点QB存储值为“0”。换言之，在第一恢复阶段R1向锁存电路10的第一储存节点Q存入“1”。
在第二恢复阶段R2，存储字符线SWL处于低电位例如CVSS，第一开关管M1关闭，并且，字符线WL处于高电位例如CVDD，第一传输晶体管Q5和第二传输晶体管Q6导通，同时，可向第一位源线BL施加低电位信号，并向第二位源线BLB施加高电位信号例如CVDD，即做一个BL=0且BLB=CVDD （即BLB=1）的写入动作，此时，如果电阻R存储的存储值为“1”（电阻R变为高阻状态），那么将“1”转移到第一储存节点Q，第一储存节点Q为“1”（高电位），第二储存节点QB为“0”（低电位），如果电阻R存储的存储值为“0”（电阻R变为低阻状态），那么将“0”转移到第一储存节点Q，第一储存节点Q为“0”（低电位），第二储存节点QB为“1”（高电位）。换言之，在第二恢复阶段R2，将电阻R存储的存储值转移到锁存电路10中。
由此，通过前述两个阶段R1和R2，通过控制第一位源线BL和第二位源线BLB，可以将电阻R存储的存储值转移到锁存电路10中。
也就是说，在上电过程中，先锁存 Q/QB=1/0, 之后再将电阻R的状态存入，当电阻R为高阻值时，Q/QB维持1/0，当电阻R为低阻态时，Q/QB会反写为0/1。其中，锁存 Q/QB=1/0的实现方式为，上电时 WL=1，且SWL=1，利用固定 BL/BLB=1/0 强迫写入 Q/QB=1/0.，从而可维持锁存电路的对称性，在一般 SRAM 的操作时也能维持数据较佳的可靠性。
在本发明的其他实施例，第一下拉晶体管Q2与第二下拉晶体管Q4可采用非对称涉及，例如第一下拉晶体管Q2的沟道宽度可大于第二下拉晶体管Q4的沟道宽度，从而通过沟道宽度的非对称性设计,使得锁存电路10在上电时偏向 Q/QB=1/0。
在正常 SRAM操作即读操作或写操作时，字符线WL和存储字符线SWL处于高电位VDD，第一开关管M1导通，电阻R被短路，且第一传输晶体管Q5和第二传输晶体管Q6导通，通过互补式位源线对BL、BLB可进行读取、写入动作，具体可参考图4。
综上，根据本发明实施例提出的非挥发性存储内存的存储单元，通过上述存储单元，可以在实现较小面积的同时，有效降低存储消耗的能量，实现低功耗。
为了实现上述实施例，本发明还提出一种非挥发性存储内存，包括前述实施例的非挥发性存储内存的存储单元。
根据本发明实施例提出的非挥发性存储内存，通过上述存储单元，可以在实现较小面积的同时，有效降低存储消耗的能量，实现低功耗。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、 “示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (9)

1.一种非挥发性存储内存的存储单元，其特征在于，包括：
锁存电路，所述锁存电路连接在预设电源与地之间，所述锁存电路具有第一储存节点和第二储存节点；
互补式位源线对，所述互补式位源线对包括第一位源线和第二位源线；
字符线；
第一传输模块，所述第一传输模块的第一端与所述第一位源线相连，所述第一传输模块的第二端与所述第一储存节点相连，所述第一传输模块的控制端与所述字符线相连；
第二传输模块，所述第二传输模块的第一端与所述第二位源线相连，所述第二传输模块的第二端与所述第二储存节点相连，所述第二传输模块的控制端与所述字符线相连；
储存字符线；
储存模块，所述储存模块包括电阻和第一晶体管，所述第一晶体管串联于所述第一传输模块的第二端与所述第一储存节点之间，所述第一晶体管的控制端与所述储存字符线相连，所述电阻与所述第一晶体管并联连接，所述第一晶体管的控制端在所述储存字符线的控制下开启或关断；
其中，所述第一晶体管被配置为在所述非挥发性存储内存下电之前根据所述储存字符线的关断信号关断，以便将所述锁存电路的存储值存储至所述电阻，其中，所述电阻的电阻状态根据所述锁存电路的存储值改变。
2.根据权利要求1所述的非挥发性存储内存的存储单元，其特征在于，所述锁存电路包括第一反相器和第二反相器，其中，
所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管的第一端与所述预设电源相连，所述第一下拉晶体管的第一端与所述第一上拉晶体管的第二端相连并形成所述第一储存节点，所述第一下拉晶体管的第二端接地，所述第一上拉晶体管的控制端与所述第一下拉晶体管的控制端相连后作为所述第一反相器的输出端；
所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管的第一端与所述预设电源相连，所述第二下拉晶体管的第一端与所述第二上拉晶体管的第二端相连并形成所述第二储存节点，所述第二下拉晶体管的第二端接地，所述第二上拉晶体管的控制端与所述第二下拉晶体管的控制端相连后作为所述第二反相器的输出端；
其中，所述第一储存节点与所述第二反相器的输出端相连，所述第二储存节点与所述第一反相器的输出端相连。
3.根据权利要求1所述的非挥发性存储内存的存储单元，其特征在于，
所述第一传输模块包括第一传输晶体管，所述第一传输晶体管的第一端与所述第一位源线相连，所述第一传输晶体管的第二端与所述储存模块相连，所述第一传输晶体管的控制端与所述字符线相连，所述第一传输晶体管在所述字符线的控制下开启或关断；
所述第二传输模块包括第二传输晶体管，所述第二传输晶体管的第一端与所述第二位源线相连，所述第二传输晶体管的第二端与所述第二储存节点相连，所述第二传输晶体管的控制端与所述字符线相连，所述第二传输晶体管在所述字符线的控制下开启或关断。
4.根据权利要求1所述的非挥发性存储内存的存储单元，其特征在于，其中，所述第一晶体管被配置为在所述非挥发性存储内存上电时根据所述储存字符线的关断信号关断，以便根据所述电阻的电阻状态将存储值写入所述锁存电路。
5.根据权利要求1所述的非挥发性存储内存的存储单元，其特征在于，其中，在将所述锁存电路的存储值存储至所述电阻的过程中，依次向所述第一位源线施加高电位信号和低电位信号，以使所述电阻的电阻状态根据所述锁存电路的存储值改变。
6.根据权利要求1所述的非挥发性存储内存的存储单元，其特征在于，其中，所述电阻在所述第一储存节点的存储值为第一值时处于第一电阻状态，所述电阻在所述第一储存节点的存储值为第二值时处于第二电阻状态。
7.根据权利要求1所述的非挥发性存储内存的存储单元，其特征在于，所述第一晶体管被配置为在所述非挥发性存储内存正常操作时根据所述储存字符线的导通信号导通，以将所述电阻短接。
8.根据权利要求1所述的非挥发性存储内存的存储单元，其特征在于，所述电阻为忆阻器。
9.一种非挥发性存储内存，其特征在于，包括如权利要求1-8中任一项所述的非挥发性存储内存的存储单元。
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