CN102411984B - 具有基于行的读和/或写辅助电路的存储单元 - Google Patents

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Abstract

一种电路，包括：行中的多个存储单元、至少一条写字线、以及连接到至少一条写字线和行中的多个存储单元的写辅助电路。写辅助电路包括第一电流通路和至少一条第二电流通路。至少一条第二电流通路的电流通路对应于至少一条写字线中的对应写字线。至少一条写字线中的写字线配置为，当行中的多个存储单元运行在第一模式时，选择第一电流通路，并且配置为，当行中的多个存储单元运行在第二模式时，选择至少一条第二电流通路中的第二电流通路。

Description

具有基于行的读和/或写辅助电路的存储单元
技术领域
本发明总体上涉及具有基于行的读和/或写辅助电路(support circuitry)的存储单元。
背景技术
在存储器(例如包括，静态随机存储器(SRAM)、寄存器组等等)中通常会出现泄漏电流。通常，存储器端口(例如，读端口和/或写端口)的数量越多，泄漏电流越大。现有的方式中有各种减小泄漏电流的方法。例如，在一些方式中，例如通过整个存储器阵列级别上的二极管两端的电压降，升高接地参考电平(例如，电压VSS)，和/或降低工作电源电压(例如，电压VDD)。在一些方式中，当存储器被分段时，将整个段的电压VSS升高和/或将电压VDD降低。在段级别或者存储器阵列级别，升高电压VSS和/或降低电压VDD影响整个段或者存储器阵列的运行，包括功耗和/或速度。
在一些方式中，在保留期(retention period)期间，存储单元的整个列的读端口的位线浮动(float)，以减小泄露电流。在这些方式中，在位线浮动期间，所有被访问的列都被禁用，并且在访问数据之前，需要将位线升高回到电压VDD，而一旦位线升高到电压VDD，因为整个段/阵列的VDD节点被连接在一起并且具有大电容，所以会影响动态功率。因此，影响了存储器的速度。
在一些其他方式中，使用了高阈值电压(HVT)位单元，但是这样的存储器访问时间还是会增加。
发明内容
为了解决上述问题，本发明提供了一种电路，包括：位于一行中的多个存储单元；至少一条写字线；以及写辅助电路，连接到至少一条写字线，并且连接到一行中的多个存储单元，其中，写辅助电路包括：第一电流通路和至少一条第二电流通路，至少一条第二电流通路的电流通路对应于至少一条写字线中的相应的写字线；以及至少一条写字线中的写字线被配置为：当一行中的多个存储单元运行在第一模式时，选择第一电流通路，以及当一行中的多个存储单元运行在第二模式时，选择至少一条第二电流通路中的一条第二电流通路。
其中：第一电流通路由二极管形成，二极管的一端连接到一行中的多个存储单元；以及至少一条第二电流通路中的一条第二电流通路由NMOS晶体管形成，NMOS晶体管的漏极连接到一行中的多个存储单元，NMOS晶体管的栅极连接到至少一条写字线中的一条写字线。
其中，第一电流通路和第二电流通路中的一条或者两者的结合由开关形成，开关的一端连接到一行中的多个存储单元。
其中，写辅助电路被配置为：当一行中的多个存储单元运行在第一模式时，连接第一电流通路和至少一条第二电流通路的节点升高一升高电压值。
其中，升高电压值是二极管两端的电压降。
该电路进一步包括：至少一条读字线；多个读出电路中的至少一个，多个读出电路中的至少一个的部分读出电路对应于一行中的多个存储单元；以及至少一个读辅助电路，至少一个读辅助电路中的一个读辅助电路连接到用于连接部分读出电路的节点。
此外，本发明还提供了一种电路，包括：位于一行中的多个存储单元；至少一条读字线；多个读出电路中的至少一个，多个读出电路中的至少一个的多个读出电路对应于一行中的多个存储单元；以及至少一个读辅助电路；其中，至少一条读字线中的相应的读字线连接到至少一个读辅助电路中的相应的读辅助电路，并且连接到多个读出电路中至少一个的多个读出电路，从而连接到相应的读出电路；一行中的多个存储单元中的一个存储单元连接到相应的读出电路；以及相应的读出电路被配置为：当存储单元运行在第一存储模式中时，在第一辅助模式中运行相应的读辅助电路，以及当存储单元运行在第二存储模式中时，在第二辅助模式中运行相应的读辅助电路。
其中：相应的读辅助电路包括第一NMOS晶体管，第一NMOS晶体管具有第一栅极、第一漏极、和第一源极；相应的读出电路包括第二NMOS晶体管和第三NMOS晶体管，第二NMOS晶体管具有第二栅极、第二漏极、和第二源极，第三NMOS晶体管具有第三栅极、第三漏极、和第三源极；相应的读字线连接到第一栅极和第二栅极；第一漏极连接到第三源极；第三栅极连接到存储单元的节点；第三漏极连接到第二源极；以及第二漏极连接到一条读位线。
其中，第一NMOS晶体管被配置为：当相应的读辅助电路运行在第一辅助模式中时，第一NMOS晶体管导通，以及当相应的读辅助电路运行在第二辅助模式中时，第一NMOS晶体管截止。
其中，相应的读辅助电路包括开关，用于为一行中的多个存储单元提供来自多个读出电路的电流通道。
其中，相应的读辅助电路被配置为：当相应的读辅助电路运行在第一辅助模式中时，用作存储单元的电流通路；以及相应的读辅助电路被配置为：当相应的读辅助电路运行在第二辅助模式中时，与相应的读出电路电断开。
其中，存储单元经由存储单元的至少一个存储节点连接到多个读出电路中的至少一个。
其中，相应的读辅助电路包括NMOS晶体管，NMOS晶体管被配置为：当存储单元运行在第一存储模式中时，为连接到相应的读出电路的读位线提供低逻辑电平，以及当存储单元运行在第二存储模式中时，浮置相应的读出电路。
该电路进一步包括：至少一条写字线；以及写辅助电路，连接到至少一条写字线，并且连接到一行中的多个存储单元；写辅助电路包括：第一电流通路和至少一条第二电流通路，至少一条第二电流通路中的一条电流通路对应于至少一条写字线中的相应的写字线。
其中，至少一条写字线中的一条写字线被配置为：当一行中的多个存储单元运行在第一写模式中时，选择第一电流通路，以及当一行中的多个存储单元运行在第二写模式中时，选择至少一条第二电流通路中的一条第二电流通路。
此外，本发明还提供了一种电路，包括：位于一行中的多个存储单元；写字线；写辅助电路，连接到写字线，并且连接到用于连接一行中的多个存储单元的第一节点；读字线；多个读出电路，多个读出电路的相应的读出电路对应于一行中的多个存储单元中的相应的存储单元；以及读辅助电路，连接到读字线，并且连接到用于连接多个读出电路的第二节点。
其中，写辅助电路被配置为，当一行中的多个存储单元运行在第一写模式中时，升高第一节点的第一节点电压，以及当一行中的多个存储单元运行在第二写模式中时，用作第一节点的电流通路。
其中，写辅助电路包括：二极管，被配置为当一行中的多个存储单元运行在第一写模式中时，升高第一节点电压；以及NMOS晶体管，被配置为当一行中的多个存储单元运行在第二写模式中时，用作第一节点的电流通路。
其中，读辅助电路被配置为：当一行中的多个存储单元运行在第一读模式中时，用作第二节点的电流通路，以及当一行中的多个存储单元运行在第二读模式中时，浮置第二节点。
该电路进一步包括：NMOS晶体管，NMOS晶体管被配置为：当一行中的多个存储单元运行在第一读模式中时，用作第二节点的电流通路，以及当一行中的存储单元运行在第二读模式中时，浮置第二节点。
附图说明
在附图和以下描述中阐明了本发明的一个或者多个实施例的细节。从描述、附图和权利要求中可以使得其它特征和优点变得显而易见。
图1是根据一些实施例的示例性电路的示意图。
图2是示出了根据一些实施例的图1中的电路的读操作的流程图。
图3是示出了根据一些实施例的图1中的电路的写操作的流程图。
图4是示出了根据一些实施例的图1中的具有I个(其中，I是正数)读端口的存储单元的电路图。
图5是示出了根据一些实施例的图1中的具有J个(其中，J是正数)写端口的存储单元的电路图。
各个附图中，相似的参考标号表示相似的部件。
具体实施方式
以下将使用专用语言公开附图中所示的实施例或实例。然而，应该理解这些实施例和实例都不旨在进行限定。公开的实施例中的任何变化和改变，以及本申请文件公开的原理的任何其它应用对于本领域普通技术人员通常是能够预期的。在所有实施例中可能会重复参考数字，但是即使这些实施例使用相同的参考数字，也不意味着将一个实施例中的部件应用到另一个实施例中。
一些实施例具有以下特点和/或优点之一或其组合。在一些实施例中，因为未被访问的行中的接地参考电平是浮动的，而没有影响位单元的内容或者改变位线的六管(6T)部分的静态噪声容限(SNM)，所以关于读操作的泄露电流被减小。在一些实施例中，因为未被访问的行的6T部分的接地参考值升高，所以关于写操作的泄露电流也被减小。当端口(例如，读端口和/或写端口)的数量增加时，泄露电流大幅度减小。在一些实施例中，针对每行读操作和写操作而保留泄露电流。例如，在一些实施例中，在读操作或者写操作中，当未被访问的行中的泄露电流被减小(例如，在写操作中)或者消除(例如，在读操作中)时，对一行进行访问。
示例性电路
图1是示出了根据一些实施例的存储单元(例如，位单元)110的运行的示例性电路100的示意图。
存储单元110通常用在例如SRAM、寄存器组等等中的存储器阵列中。存储单元被排列在多个行和列中，为了简化而没有示出。行和列中的存储单元的数量根据不同配置而变化(例如，64、128、256、512个存储单元等等)。为了示出，在本申请文件中使用具有n行(例如，从行R-1到行R-n)和m列(例如，从列C-1到列C-m)的存储器阵列来进行描述，其中n和m是任意整数。
晶体管P1、P2、N1、和N2形成存储单元110的交叉锁存(cross-latch)。可选地，解释为，晶体管P 1和N1形成第一反相器(例如，反相器INV1(未标出))，晶体管P2和N2形成第二反相器(例如，反相器INV2(未标出))，反相器INV1和INV2形成存储单元110的交叉锁存。节点VSSWA将晶体管N1和N2的源极和基板连接在相同行中，并且用作晶体管N1和N2或者相同行中的存储单元110的接地参考。
在一些实施例中，当发生写访问时，数据被写到存储器阵列的行中的所有存储单元。写字线WWL控制相同行中的所有存储单元110。写位线WBL和WBLB将多个存储单元110连接到一列中。写位线WBL和WBLB连同对应晶体管对N3和N4一起被通常称为存储单元110的写端口。在一些实施例中，被插入到位线WBL和WBLB中的写周期中的数据被写到对应存储单元110的对应节点NO和NOB，其通过写字线WWL而被激活。存储节点NO和NOB存储对应存储单元110的数据。在一些实施例中，存储在节点NO和NOB中的数据互为补充。例如，如果节点NO存储了Low(低)，则对应节点NOB就存储High(高)，如果节点NO存储了High，则对应节点NOB就存储Low。在一些实施例中，当对应存储单元110没有处于写访问模式中时，写位线WBL和WBLB被充电到High(例如，通过充电电路，未示出)。
晶体管N3和N4用作一种机构(serve as a mechanism)，用于在写位线WBL和WBLB以及对应节点NO和NOB之间传送数据。例如，为了写入到存储单元110，对应写字线WWL被激活(例如，施加High)，以导通对应晶体管N7、N3、和N4。接着，插入到写位线WBL和WBLB的数据通过对应晶体管N3和N4被传送到对应节点NO和NOB。例如，当行R-1(在图4中标出)的写字线WWL被激活时，行R-1中的存储单元110的晶体管N3和N4被激活，并且行R-1中的所有写位线WBL和WBLB中的数据都被写到对应节点NO和NOB。一旦存储单元110的数据被写到节点NO和NOB，对应写字线WWL就被去激活(例如，以Low进行驱动)。
在一些实施例中，电路(例如，写辅助电路)120被用于存储器阵列的行中的所有存储单元110。节点VSSWA被连接到相同行中的所有存储单元110的晶体管N1和N2的源极，并且被连接到晶体管N7的漏极和形成对应电路120中的二极管D的晶体管的漏极。节点VSSWA还被连接到晶体管N1和N2的基板。电路120用作电流通路，减小了关于对应行中的存储单元110的写操作的泄露电流。例如，当访问行(例如，行R-1)时，其他行(例如，行R-2到行R-n)未被访问。在未被访问的行R-2到行R-n中，字位线WWL被去激活，并且对应晶体管N7因此被截止，这样，就通过晶体管N7将存储单元110从地电位电断开。同时，对应二极管D用作对应存储单元110的电流通路。因此，行R-2到行R-n中对应节点VSSWA升高一定电压(例如，对应晶体管D两端的电压降VtD)。因为节点VSSWA上的电压升高，所以存储单元110中的泄露电流减小。例如，当节点NO储存了High时，晶体管N2导通，但是晶体管N1关闭，节点VSSA上的电压升高，从而晶体管N1的基板上的电压升高。因此，在晶体管N1的工作电压和基板的工作电压之间的电压摆幅减小，从而泄露电压减小。为了进行说明而示出了电路120，其他能够提供电流通路和/或升高节点VSSWA上的电压电平的电路包含在各种实施例的范围中。例如，晶体管N7可以由开关、栅极由将读字线WWL反相的反相器进行控制的PMOS晶体管等等代替。类似地，二极管D可以由NMOS或者PMOS晶体管代替，其栅极由对应的调节器、参考电压等等进行控制。
在一些实施例中，当读访问发生时，来自存储器阵列的行中所有存储单元的数据被读出。此外，读字线RWL控制了行中的所有电路115。节点VSSRA与行中的电路115中的晶体管N6的源极相连接。电路115通常称为读出电路，并且连同对应读位线RBL一起被通常称为对应存储单元110的读端口。为了从节点(例如，存储单元110的节点NO)读出数据，对应读位线RBL上的数据被检测。例如，当读出列(例如，图4中标出的列C-1)中的存储单元110时，对应读字线RWL被激活，以导通晶体管N5和N8，并且如果列R-1的读位线RBL被检测为High，则对应节点NO存储Low(并且对应节点NOB存储High)。但是，如果读位线RBL被检测为Low，则对应节点NO存储High(并且对应节点NOB存储Low)。在一些实施例中，当对应存储单元110没有处于读访问模式时，读位线RBL被充电到High(例如，通过充电电路，未示出)。
在一些实施例中，电路(例如，读辅助电路)130用于存储器阵列的行中的所有存储单元110。连接到电路130的晶体管N8的栅极的读字线RWL，被连接到对应行中的所有存储单元110中的晶体管N5的栅极。电路130用作电流通路，用于浮动节点VSSRA，以减小/消除关于对应行中的存储单元110的读操作的泄露电流。例如，在一些实施例中，当访问行(例如，行R-1)时，其他行(例如，行R-2到行R-n)未被访问。在未被访问的行R-2到行R-n中，读字线RWL被去激活，从而关闭晶体管N6。因此，行R-2到行R-n的节点VSSRA是浮动的，并且没有来自读位线RBL的泄漏电流穿过行R-2到行R-n中的晶体管N5和N6。为了说明而示出了电路130，其他可以提供电流通路和/或浮动节点VSSRA的电路也包含在各种实施例的范围内。例如，NMOS晶体管N8可以由开关或者通过反相的读字线RWL(例如，反相的读字线RWLI)控制的PMOS晶体管等等代替。
示例性的写方法
在一些实施例中，将数据写到存储单元110会使得数据被写入存储器阵列中的存储单元的行中。图2是示出了根据一些实施例的将数据写到存储单元110的行(例如，行R-1)中的方法的流程图200。在具有n行和m列的阵列中，行R-1被称为写访问行，而行R-2到行R-n被称为未被访问行。
在步骤210中，对应于被访问的行R-1中的存储单元110的写位线WBL和WBLB(例如，被访问的写位线WBL和WBLB)配置为独立于(例如，电断开)充电电路。
在步骤220中，将要写到被访问的行R-1中的存储单元110的数据被放置在对应被访问的位线WBL和WBLB中。
在步骤230中，被访问的行R-1的写字线WWL(例如，写字线WWL(1)，未示出)被激活，从而导通了被访问的行R-1的存储单元110中的晶体管N3和N4。写字线WWL(1)还导通了对应被访问的行R-1的电路120的晶体管N7(例如，晶体管N7(1)，未示出)。因此，晶体管N7(1)用作被访问的行R-1中的存储单元110的电流通路。
在一些实施例中，行R-2到行R-n的写字线WWL(例如，写字线WWL(2)到WWL(n)，未示出)处于被去激活的默认条件下，从而截止未被访问的行R-2到行R-n中的存储单元110中的晶体管N3和N4。实际上，去激活的写字线WWL(2)到WWL(n)阻止了未被访问的行R-2到行R-n中的存储单元110被写入。写字线WWL(2)到WWL(n)还截止了未被访问的行R-2到行R-n中的晶体管N7(例如，晶体管N7(2)到N7(n)，未示出)。因此，未被访问的行R-2到行R-n(例如，二极管D(2)到D(n)，未示出)中的二极管D用作未被访问的行R-2到行R-n中的存储单元110的电流通路，从而导致了未被访问的行R-2到行R-n中的节点VSSWA(例如，节点VSSWA(2)到VSSWA(n)，未示出)上的电压电平升高电压VtD。因此，相比于节点VSSWA(2)到VSSWA(n)没有升高的情况，未被访问的行R-2到行R-n中的存储单元110中的泄露电流减小。
在步骤250中，写位线WBL和WBLB中的数据被传送到(例如，写到)对应节点NO和NOB。
在以上所示的流程图200中，激活写字线WWL(1)和去激活写字线WWL(2)到WWL(n)可以同时完成，或者不同时完成，例如，一个步骤在另一个步骤之前(或者之后)完成。各个实施例并不限于特定的顺序。
示例性读方法
在一些实施例中，从存储单元110读数据导致从存储器阵列的行中的存储单元110读数据。图3是根据一些实施例的示出了从存储单元110的行(例如，行R-1)读数据的方法的流程图300。在具有n行和m列的阵列中，行R-1称为读访问行，行R-2到行R-n称为未被访问行。
在步骤310中，对应于被访问的行R-1中的存储单元110的读位线RBL配置为独立于(例如，电断开)充电电路。然而，它们在被充电的电压电平上保持为High。
在一些实施例中，对应未被访问的行R-2到行R-n的读字线RWL(例如，读字线RWL(2)到RWL(n)，未示出)处于被去激活的默认条件中，从而截止未被访问的行R-2到行R-n中的晶体管N5。实际上，去激活的读字线RWL(2)到RWL(n)阻止了数据从未被访问的行R-2到行R-n中的存储单元110被读出。去激活的读字线RWL(2)到RWL(n)还截止了未被访问的行R-2到行R-n中的晶体管N8(例如，晶体管N8(2)到N8(n)，未示出)。因此，未被访问的行R-2到行R-n的节点VSSRA(例如，节点VSSRA(2)到VSSRA(n)，未示出)浮动。因为节点VSSRA(2)到VSSRA(n)浮动，所以没有电流通路穿过未被访问的行R-2到行R-n的中的晶体管N6。换言之，关于行R-2到行R-n中的读操作的任何泄露电流都被减小/消除。
在步骤330中，对应于被访问的行R-1的读字线RWL(例如，读字线RWL(1)，未示出)被激活，以导通被访问的行R-1中的存储单元110的晶体管N5(例如，行R-1中的晶体管N5(1)，未示出)。读字线RWL(1)还导通了对应于被访问的行R-1的电路130的晶体管N8(例如，晶体管N8(1)，未示出)。因此，晶体管N8(1)用作被访问的行R-1的晶体管N5和N6的电流通路。
在以上步骤中，行R-1中的特定列中的存储单元110的节点NO上的数据提供了出现在对应读位线RBL上的数据。例如，如果行R-1和列C-1中的存储单元110的节点NO(例如，节点NO(1，1)，未示出)存储LoW，则行R-1和列C-1的晶体管N6(例如，晶体管N6(1，1)，未示出)关闭。因此，读位线RBL(1)继续为High，对应于节点NO(1，1)的Low数据或者节点NOB(1，1)上的High数据。然而，如果节点NO(1，1)存储High，则导通晶体管N6(1，1)。因为读字线RWL(1)被激活，所以行R-1和列C-1的晶体管N5(例如，晶体管N5(1，1))导通。因为晶体管N5(1，1)和晶体管N6(1，1)导通，所以读位线RBL(1)被拉到晶体管N6(1，1)的源极上的电压或者节点VSSRA(1)上的电压。另外，因为晶体管N8(1)导通，所以节点VSSRA(1)(也就是晶体管N8(1)的漏极)被拉到晶体管N8(1)的源极的电压电平，即地电平。实际上，读位线RBL(1)被拉到地电平或者Low，对应于存储在节点NO(1，1)中的High数据或者存储在节点NOB(1，1)中的Low数据。
在步骤340中，对应读位线RBL上的逻辑电平被检测，从而显示出存储在对应节点NO和NOB中的数据。
图1中的电路100通常被称为一个读端口、一个写端口(例如，1R1W)电路。例如，包括晶体管对N5和N6的电路115连同读位线RBL一起被称为读端口。相反，NMOS晶体管对N3和N4连同对应的写位线对WBL和WBLB一起被称为写端口。在一些实施例中，如上所述，行中的多个电路115被连接到电路130，从而减小/消除了关于读操作的泄露电流。在一些实施例中，如上所述，写端口与电路120和写字线WWL相关联，减小了关于写操作的泄漏电流。电路100的各种变化(例如，一个读端口和多个写端口、多个读端口和一个写端口、多个读端口和多个写端口等等)包含在各个实施例的范围内。
带有读操作的电路变化的实施例
图4示出了根据一些实施例的包括I个与存储器阵列的行和列(例如，行R-1和列C-1)中的存储单元110(例如，存储器单元110-1-1，未示出)相关联的读端口的电路400的示意图，其中I是正数。为了简化，存储单元110-1-1和与存储单元110-1-1的写操作相关联的电路没有示出。因为电路400的每个存储单元110都包括I个读端口，所以电路400包括I个行(例如，读端口的行RP-1到行RP-I)、I条读字线RWL(例如，读字线RWL到RWL-I)、I个电路130(例如，电路130-1到130-I)、I个电路115(例如，电路115-1到115-I)、以及I条读位线RBL(例如，读位线RBL-1到RBL-I)。
图4中的读字线RWL与读端口的行相关联，并且连接到相同行中的晶体管N8的栅极和读端口的电路115的晶体管N5的栅极。例如，读字线RWL-1与行RP-1中的读端口相关联，并且连接到行RP-1中的电路130-1的晶体管N8-1的栅极以及电路115-1的晶体管N5-1的栅极。读字线RWL-I与行RP-I相关联，并且连接到行RP-I中的电路130-I的晶体管N8-I的栅极以及电路115-I的晶体管N5-I的栅极，等等。
电路130的晶体管N8的漏极(还是节点VSSRA)连接到读端口的相同行中的电路115的晶体管N6的源极。例如，对应于读端口的行RP-1的电路130-1的晶体管N8-1的漏极连接到行RP-1中的电路115-1的晶体管N6-1的源极。对应于行RP-I的电路130-I的晶体管N8-I的漏极连接到行RP-I中的电路115-I的晶体管N6-I的源极，等等。
在一些实施例中，存储单元110与I条读字线RWL和I个电路130相关联，进而与I个节点VSSRA(例如，节点VSSRA-1到VSSRA-I)相关联。当读端口的读出不活动时(例如，行RP-1中没有被读访问的读端口)，对应读字线(例如，读字线RWL-1)截止对应晶体管N8(例如，晶体管N8-1)，使得对应节点VSSRA(例如，节点VSSRA-1)浮动，因此，如上所述，泄漏电流减小。
存储单元110还与列中的I个电路115相关联，其中电路115在读端口的行中。相同列中的电路115的晶体管N6的栅极被连接在一起，并且被连接到存储单元110的节点。例如，对应于读端口RP-1到RP-I的行的电路115-1到115-I的晶体管N6-1到N6-I的栅极被连接在一起，并且被连接到存储单元(例如，存储单元110-1-1)的节点(例如，节点NO)。
读端口的行中的电路115中的晶体管N5的每个漏极都被连接到对应读位线RBL。例如，行RP-1中的电路115-1的晶体管N5-1的漏极被连接到读位线RBL-1，行RP-I中的电路115-I的晶体管N5-I的漏极被连接到读位线RBL-1，等等。检测一条或者多条位线RBL上的逻辑电平，显示出存储在对应节点NO和/或节点NOB中的数据。
在图1中，电路115中的晶体管N6的栅极连接到存储单元110的节点NO。在一些其它实施例中，电路115中的晶体管N6的栅极连接到节点NOB，而不是节点NO，并且节点NOB的读操作与节点NO的读操作类似。类似地，在图4中，电路115-1到115-I连接到节点NO，但是电路115-1到115-I可以连接到节点NOB，而不是节点NO。在一些实施例中，存储单元110通过节点NO、节点NOB、或者节点NO以及节点NOB两个连接到一个或者多个电路115(以及相关联的电路130和读字线RWL)。换言之，存储单元110可以具有一个或者多个读端口，其中，该一个或者多个读端口可以与存储节点NO和/或NOB相关联。
带有写操作的电路变化的实施例
图5示出了根据一些实施例的包括J个与存储器阵列的行和列(例如，行R-1和列C-1)中的存储单元110(例如，存储器单元110-1-1，未示出)相关联的写端口的电路500的示意图，其中J是正数。为了简化，没有示出存储单元110-1-1和与存储单元110-1-1的写操作相关联的电路。
图5中的电路120-J对应于图1中的电路120。然而，电路120-J包括J个晶体管N7(例如，晶体管N7-1到N7-J)，其栅极连接到J条写字线WWL(例如，写字线WWL-1到WWL-J)。例如，晶体管N7-1的栅极连接到写字线WWL-1，晶体管N7-J的栅极连接到写字线WWL-J，等等。换言之，写字线WWL导通/截止电路120-J中的对应晶体管N7。当写字线WWL(例如，写字线WWL-1)导通对应晶体管N7(例如，晶体管N7-1)时，晶体管N7-1用作节点VSSWA的电流通路。例如，通过节点VSSWA的电流流过晶体管N7-1。
写字线WWL还与晶体管对N3和N4相关联，进而与写位线对WBL和WBLB相关联。例如，写字线WWL-1连接到晶体管N3-1和N4-1的栅极，写字线WWL-J连接到晶体管N3-J和N4-J的栅极，等等。
每个晶体管对N3和N4都与对应写位线对WBL和WBLB相关联。例如，晶体管对N3-1和N4-1的源极连接到对应写位线对WBL-1和WBLB-1，晶体管对N3-J和N4-J的源极连接到对应写位线对WBL-J和WBLB-J，等等。与存储单元110相关联的J个写端口的晶体管N3的漏极连接到存储单元110的存储节点，与存储单元110相关联的J个写端口的晶体管N4的漏极连接到另一个存储节点。例如，与存储单元110-1-1相关联的J个写端口的晶体管N3-1到N3-J连接到存储单元110-1-1的节点NOB，与存储单元110-1-1相关联的J个写端口的晶体管N4-1到N4-J连接到存储单元110-1-1的节点NO。
当选择写端口向存储单元110写数据时，对应写字线WWL、晶体管N7、写位线WBL、以及晶体管对N3和N4被激活。例如，当写字线WWL-J被激活时，写字线WWL-J激活电路120-J的晶体管N7-J。相同行(例如，行R1)中连接存储单元110的节点VSSWA将晶体管N7-J用作电流通路。写字线WWL-J还导通了晶体管N3-J和N4-J。同时，写数据被放置于对应写位线WBL-J和WBLB-J，接着，写数据通过对应晶体管N3-J和N4-J被传送到节点NOB和NO。在一些实施例中，向多个写端口情况下的存储单元110写入与向单个写端口情况下的存储单元110写入类似。例如，写入到存储单元导致写入到存储器阵列的相同行中的多个存储单元。
在未被访问的存储器行(例如，行R-2，未标出)中，与行R-2相关联的所有写字线WWL(例如，写字线WWL-2到WWL-J)都被激活，与行R-2相关联的晶体管N7-2到N7-J被去激活，与行R-2相关联的二极管D-2(未标出)用作与行R-2相关联的节点VSSWA的电流通路，与行R-2相关联的节点VSSWA升高了电压VtD，从而如上所述减小了泄漏电流。在一些实施例中，当行(例如，行R-1)被访问时，其它行(例如，行R-2到行R-n)未被访问。
已经描述了多个实施例。然而，应该了解，在不脱离各个实施例的精神和范围的情况下可以作出各种改变。例如，所示出的特定掺杂类型(例如，NMOS和PMOS)的各个晶体管是为了说明的目的，各个实施例并不限于特定类型，但是为特定晶体管所选择的掺杂类型是设计选择，并且包含在各个实施例的范围内。用于以上描述中的各个信号的逻辑电平(例如，低或者高)也是为了示出的目的，当信号被激活和/或被去激活时，实施例并不限于特定电平，但是选择该电平是设计选择的问题。各个晶体管和二极管(例如，晶体管N7、N8、二极管、D等等)起到开关的作用。因此，开关、开关电路、器件、网络等等，可以用来代替晶体管和/或二极管。
一些实施例涉及一种电路，该电路包括行中的多个存储单元、至少一条写字线、以及连接到至少一条写字线和连接到行中的多个存储单元的写辅助电路。写辅助电路包括第一电流通路和至少一条第二电流通路。至少一条第二电流通路的电流通路对应于至少一条写字线中的对应写字线。至少一条写字线中的写字线配置为，当行中的多个存储单元运行在第一模式时，选择第一电流通路，并且配置为，当行中的多个存储单元运行在第二模式时，选择至少一条第二电流通路中的第二电流通路。
一些实施例涉及一种电路，该电路包括行中的多个存储单元，至少一条读字线、多个读出电路中的至少一个、以及至少一个读辅助电路。多个读出电路中的至少一个的多个读出电路对应于行中的多个存储单元。至少一条读字线的对应读字线连接到至少一个读辅助电路中的对应读辅助电路，并且连接到多个读出电路中的至少一个的多个读出电路，从而连接到对应读出电路。行中的多个存储单元中的存储单元连接到对应读出电路。对应读出电路配置为，当存储单元运行在第一存储模式时，在第一辅助模式中运行对应读辅助电路，并且配置为，当存储单元运行在第二存储模式中时，在第二辅助模式中运行对应读辅助电路。
一些实施例涉及一种电路，该电路包括行中的多个存储单元、写字线、连接到写字线和连接到用于连接行中的多个存储单元的第一节点的写辅助电路、读字线、多个读出电路、以及连接到读字线和连接到用于连接多个读出电路的第二节点的读辅助电路。多个读出电路的对应读出电路对应于行中的多个存储单元中的对应存储单元。
以上方法示出了示例性步骤，但是它们没有必要按照所示顺序实施。在适当情况下，根据所公开的实施例的精神和范围，步骤可以增加、替换、改变顺序、和/或删除。

Claims (19)

1.一种电路，包括：
位于一行中的多个存储单元；
至少一条写字线；
写辅助电路，连接到所述至少一条写字线，并且连接到所述一行中的所述多个存储单元，其中，
所述写辅助电路包括：第一电流通路和至少一条第二电流通路，所述至少一条第二电流通路的电流通路对应于所述至少一条写字线中的相应的写字线；
所述至少一条写字线中的写字线被配置为：当所述一行中的所述多个存储单元运行在第一模式时，选择所述第一电流通路，以及当所述一行中的所述多个存储单元运行在第二模式时，选择所述至少一条第二电流通路中的一条第二电流通路；
并且，该电路进一步包括：
至少一条读字线；
多个读出电路中的至少一个，所述多个读出电路中的至少一个的部分读出电路对应于所述一行中的所述多个存储单元；以及
至少一个读辅助电路，所述至少一个读辅助电路中的一个读辅助电路连接到用于连接所述部分读出电路的节点。
2.根据权利要求1所述的电路，其中：
所述第一电流通路由二极管形成，所述二极管的一端连接到所述一行中的所述多个存储单元；以及
所述至少一条第二电流通路中的所述一条第二电流通路由NMOS晶体管形成，所述NMOS晶体管的漏极连接到所述一行中的所述多个存储单元，所述NMOS晶体管的栅极连接到所述至少一条写字线中的一条写字线。
3.根据权利要求1所述的电路，其中，所述第一电流通路和所述第二电流通路中的一条或者两者的结合由开关形成，所述开关的一端连接到所述一行中的所述多个存储单元。
4.根据权利要求1所述的电路，其中，所述写辅助电路被配置为：当所述一行中的所述多个存储单元运行在所述第一模式时，连接所述第一电流通路和所述至少一条第二电流通路的节点升高一升高电压值。
5.根据权利要求4所述的电路，其中，所述升高电压值是二极管两端的电压降。
6.一种电路，包括：
位于一行中的多个存储单元；
至少一条读字线；
多个读出电路中的至少一个，所述多个读出电路中的至少一个的多个读出电路对应于所述一行中的所述多个存储单元；以及
至少一个读辅助电路；
其中，
所述至少一条读字线中的相应的读字线连接到所述至少一个读辅助电路中的相应的读辅助电路，并且连接到所述多个读出电路中至少一个的所述多个读出电路，从而连接到相应的读出电路；
所述一行中的所述多个存储单元中的一个存储单元连接到所述相应的读出电路；以及
所述相应的读出电路被配置为：当所述存储单元运行在第一存储模式中时，在第一辅助模式中运行所述相应的读辅助电路，以及当所述存储单元运行在第二存储模式中时，在第二辅助模式中运行所述相应的读辅助电路。
7.根据权利要求6所述的电路，其中：
所述相应的读辅助电路包括第一NMOS晶体管，所述第一NMOS晶体管具有第一栅极、第一漏极、和第一源极；
所述相应的读出电路包括第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管具有第二栅极、第二漏极、和第二源极，所述第三NMOS晶体管具有第三栅极、第三漏极、和第三源极；
所述相应的读字线连接到所述第一栅极和所述第二栅极；
所述第一漏极连接到所述第三源极；
所述第三栅极连接到所述存储单元的节点；
所述第三漏极连接到所述第二源极；以及
所述第二漏极连接到一条读位线。
8.根据权利要求7所述的电路，其中，所述第一NMOS晶体管被配置为：当所述相应的读辅助电路运行在所述第一辅助模式中时，所述第一NMOS晶体管导通，以及当所述相应的读辅助电路运行在所述第二辅助模式中时，所述第一NMOS晶体管截止。
9.根据权利要求6所述的电路，其中，所述相应的读辅助电路包括开关，用于为所述一行中的所述多个存储单元提供来自所述多个读出电路的电流通道。
10.根据权利要求6所述的电路，其中，所述相应的读辅助电路被配置为：当所述相应的读辅助电路运行在所述第一辅助模式中时，用作所述存储单元的电流通路；以及所述相应的读辅助电路被配置为：当所述相应的读辅助电路运行在所述第二辅助模式中时，与所述相应的读出电路电断开。
11.根据权利要求6所述的电路，其中，所述存储单元经由所述存储单元的至少一个存储节点连接到所述多个读出电路中的至少一个。
12.根据权利要求6所述的电路，其中，所述相应的读辅助电路包括NMOS晶体管，所述NMOS晶体管被配置为：当所述存储单元运行在所述第一存储模式中时，为连接到所述相应的读出电路的读位线提供低逻辑电平，以及当所述存储单元运行在所述第二存储模式中时，浮置所述相应的读出电路。
13.根据权利要求6所述的电路，进一步包括：
至少一条写字线；以及
写辅助电路，连接到所述至少一条写字线，并且连接到所述一行中的所述多个存储单元；
所述写辅助电路包括：第一电流通路和至少一条第二电流通路，所述至少一条第二电流通路中的一条电流通路对应于所述至少一条写字线中的相应的写字线。
14.根据权利要求13所述的电路，其中，所述至少一条写字线中的一条写字线被配置为：当所述一行中的所述多个存储单元运行在第一写模式中时，选择所述第一电流通路，以及当所述一行中的所述多个存储单元运行在第二写模式中时，选择所述至少一条第二电流通路中的一条第二电流通路。
15.一种电路，包括：
位于一行中的多个存储单元；
写字线；
写辅助电路，连接到所述写字线，并且连接到用于连接所述一行中的所述多个存储单元的第一节点；
读字线；
多个读出电路，所述多个读出电路的相应的读出电路对应于所述一行中的所述多个存储单元中的相应的存储单元；以及
读辅助电路，连接到所述读字线，并且连接到用于连接所述多个读出电路的第二节点。
16.根据权利要求15所述的电路，其中，所述写辅助电路被配置为，当所述一行中的多个存储单元运行在第一写模式中时，升高所述第一节点的第一节点电压，以及当所述一行中的所述多个存储单元运行在第二写模式中时，用作所述第一节点的电流通路。
17.根据权利要求16所述的电路，其中，所述写辅助电路包括：
二极管，被配置为当所述一行中的所述多个存储单元运行在所述第一写模式中时，升高所述第一节点电压；以及
NMOS晶体管，被配置为当所述一行中的所述多个存储单元运行在所述第二写模式中时，用作所述第一节点的电流通路。
18.根据权利要求15所述的电路，其中，所述读辅助电路被配置为：当所述一行中的所述多个存储单元运行在第一读模式中时，用作所述第二节点的电流通路，以及当所述一行中的所述多个存储单元运行在第二读模式中时，浮置所述第二节点。
19.根据权利要求18所述的电路，进一步包括：NMOS晶体管，所述NMOS晶体管被配置为：当所述一行中的所述多个存储单元运行在第一读模式中时，用作所述第二节点的电流通路，以及当所述一行中的所述存储单元运行在第二读模式中时，浮置所述第二节点。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2500907B (en) * 2012-04-04 2016-05-25 Platipus Ltd Static random access memory devices
CN103778953B (zh) * 2012-10-18 2017-03-15 中芯国际集成电路制造(上海)有限公司 Sram的存储单元
US9443574B2 (en) * 2012-10-31 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory architecture
JP6553444B2 (ja) 2014-08-08 2019-07-31 株式会社半導体エネルギー研究所 半導体装置
US9449680B2 (en) * 2015-01-06 2016-09-20 Mediatek Inc. Write assist circuit and memory cell
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10860318B2 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4764897A (en) * 1985-09-30 1988-08-16 Kabushiki Kaisha Toshiba Semiconductor memory device employing normally-on type GaAs-MESFET transfer gates
US7149142B1 (en) * 2004-05-28 2006-12-12 Virage Logic Corporation Methods and apparatuses for memory array leakage reduction using internal voltage biasing circuitry

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
JP4712183B2 (ja) * 2000-11-30 2011-06-29 富士通セミコンダクター株式会社 同期型半導体装置、及び試験システム
JP3983032B2 (ja) * 2001-11-09 2007-09-26 沖電気工業株式会社 半導体記憶装置
JP2003151260A (ja) * 2001-11-13 2003-05-23 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP3766380B2 (ja) * 2002-12-25 2006-04-12 株式会社東芝 磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法
JP3908685B2 (ja) * 2003-04-04 2007-04-25 株式会社東芝 磁気ランダムアクセスメモリおよびその書き込み方法
JP2005310840A (ja) * 2004-04-16 2005-11-04 Toshiba Corp 磁気ランダムアクセスメモリ
JP2007157287A (ja) * 2005-12-07 2007-06-21 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP5151370B2 (ja) * 2007-09-28 2013-02-27 ソニー株式会社 半導体装置
US7885138B2 (en) * 2007-10-19 2011-02-08 International Business Machines Corporation Three dimensional twisted bitline architecture for multi-port memory
JP5168471B2 (ja) * 2008-02-05 2013-03-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2009230798A (ja) * 2008-03-21 2009-10-08 Toshiba Corp 磁気記憶装置
JP2010157277A (ja) * 2008-12-26 2010-07-15 Toshiba Corp 不揮発性半導体記憶装置
TWI423258B (zh) * 2009-02-13 2014-01-11 寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4764897A (en) * 1985-09-30 1988-08-16 Kabushiki Kaisha Toshiba Semiconductor memory device employing normally-on type GaAs-MESFET transfer gates
US7149142B1 (en) * 2004-05-28 2006-12-12 Virage Logic Corporation Methods and apparatuses for memory array leakage reduction using internal voltage biasing circuitry

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