CN101206918A - 半导体存储装置 - Google Patents

Abstract

具有保存存储数据的保存电路、和输出对应保存在保存电路中数据的信号的读出专用输出电路的多个存储单元的半导体记忆装置，上述读出专用输出电路，具有对应于保存在保存电路中的信号被控制的读出驱动晶体管，上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。还有，上述读出专用输出电路，具有由读出字选择电路控制的读出驱动晶体管，上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。

Description

半导体存储装置

技术领域

本发明，涉及一种具有保存电路(双稳态多谐振荡电路＝filp-flop电路)、和对应保存在保存电路的数据输出信号的读出专用输出电路，即所谓的多重通路(multi-port)型SRAM(static random access memory)半导体存储装置。

背景技术

SRAM，是由具有保存存储数据的保存电路的存储单元纵横设置而构成的。

构成多重通路型的SRAM的存储单元，例如具有读出专用输出电路，可以同时对多个存储单元读出，或者同时进行读出和写入。

日本国专利公开2002-43441号公报的图8、图9中，揭示了以上述这样的SRAM为例的，在写入用访问晶体管(N3、N4)的基础上，还包括读出用驱动晶体管(N8)和访问晶体管(N9)的存储单元的电路构成，以及晶体管等的平面布置。

上述各晶体管的栅极长度，形成为与构成保存电路的晶体管的相同长度。

还有，为了进一步得到访问的高速化，具有阶层位线结构的SRAM已为所知。

日本国专利公开2004-47003号公报、以及美国专利第6014338号说明书中，揭示了包括多条局部读出位线、和一条全局读出位线，各存储单元，连接在任何一条局部读出位线上的SRAM。

这样的SRAM，缩短了局部读出位线的长度，因此也控制了寄生电容，所以高速访问变得容易。

上述这样的多重通道型SRAM中，位线方向设置的存储单元的列，在垂直位线的方向设置多个列的情况，容易产生误读出。

例如，上述那样的SRAM中，属于相同行的两个存储单元，为了各自的写入和读出同时选择。

这种情况，读出存储单元中，写入用访问晶体管成为了接通状态，为此，对应于写入位线的电位，保存电路的输出入节点的电位发生变化。

因此，读出位线的电位也受到影响，所以容易产生误读出。

还有，具有阶层位线结构的SRAM中，对于每个列设置了全局读出位线，它们的电位，任何一个对应于从各列内的存储单元读出的信号而变化的话，对应于各自的电位的变化消耗电力。

发明内容

本发明，是借鉴上述各点而发明的，其目的在于：不易产生误读出，还有能够容易的降低消耗电力。

为了解决上述课题，第一发明的例的半导体记忆装置，包括：

具有保存存储数据的保存电路、和

输出对应保存在保存电路中数据的信号的读出专用输出电路的多个存储单元，

上述读出专用输出电路，具有对应于保存在保存电路中的信号被控制的读出驱动晶体管，

上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。

还有，第二发明的例的半导体存储装置，包括：

具有保存存储数据的保存电路、和

输出对应保存在保存电路中数据的信号的读出专用输出电路的多个存储单元，

上述读出专用输出电路，具有：

对应于保存在保存电路的信号控制的读出驱动晶体管，以及

由读出字选择信号控制的读出访问晶体管，另

上述读出访问晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。

由此，由短沟道效应不易产生阈值电压Vt的降低，还有，半导体的均质性高阈值电压的偏差小，所以，读出驱动晶体管以及读出访问晶体管的最低阈值电压，由构成保存电路的晶体管保持高电平是容易的。

由此，能够在抑制构成保存电路的晶体管等的小尺寸的同时，还能够抑制读出驱动晶体管以及读出访问晶体管的阈值电压的低下，抑制误读出变得容易。

还有，第三发明的例的半导体存储装置，

存储数据读出用位线具有阶层位线结构，

在包括各自具有多个存储单元、和连接有上述存储单元的局部读出位线的多个局部块设置在局部读出位线方向上而形成多个列，同时，

还包括：

对应于多个列设置的一条共用全局读出位线，和

分别对应于从各局部块输出的信号驱动全局读出位线的局部放大器，另

上述各存储单元，具有：

保存存储数据的保存电路，和

将对应于保存在保存电路中的数据的信号输出给一条局部读出位线的读出输出电路，并

上述各存储单元构成为：在读出保存数据之际，对每一列，只激活一个局部块内的一个存储单元，

上述局部放大器，包括：

对应输入的信号控制是否施加所规定的电位的驱动晶体管，和

对应列选择信号控制是否导通输出入端子间的列选择晶体管。

由此，各列中设置了全局读出位线，与它们同时充放电的情况相比，能够抑制耗电。

还有，全局读出位线以及充电(放电)电路以及全局读出位线驱动器等也没有必要每个列设置，各元件以及元件分离区域等就没有必要设置，半导体记忆装置的小面积化就变得容易。

还有，第四发明的例的半导体存储装置，

存储数据读出用位线具有阶层位线结构，

包括：

各自具有多个存储单元、和连接在上述存储单元的局部读出位线的多个局部块，

全局读出位线，

对应于由各局部块输出的信号驱动全局读出位线的局部放大器，

在所规定的时刻保存并输出全局读出位线的信号的读出输出保存电路，和

选择上述多个存储单元中的任何一个存储单元生成读出字选择信号的行译码器，另

上述各存储单元，具有：

保存存储数据的保存电路，和

将对应保存在保存电路中的数据的信号输出给一条局部读出位线的读出输出电路，同时，

还包括：

具有虚拟全局读出位线，基于上述虚拟全局读出位线的延迟时间控制上述读出输出保存电路的对信号保存时刻的时刻控制电路。

由此，对应于电源电压以及环境温度的变动、制造过程中元件特性的偏差由适当的时刻控制数据读出的动作，确保动作边缘进行正确的读出是容易的。

还有，对应于局部读出位线以及全局读出位线的长度以及寄生电容等自动进行时刻控制，制造局部块内的存储单元数、列内的局部块数各种各样的半导体记忆装置时，简单的能够减轻设计以及调整的繁琐。

还有，第五发明的例的半导体存储装置，

存储数据读出用位线具有阶层位线结构，

包括：

各自具有多个存储单元、和连接有上述存储单元的局部读出位线的多个局部块，

全局读出位线，和

对应于从各局部块输出的信号驱动全局读出位线的局部放大器，另

上述各存储单元，具有：

保存存储数据的保存电路，和

将对应于保存在保存电路中的数据的信号输出给一条局部读出位线的读出输出电路，另

上述多个局部块，包含所设置的存储单元的数量比其他的局部块少的少数局部块，

上述少数局部块的局部读出位线上，连接着电容元件。

由此，即便是局部读出位线短也能够容易的设定与其他局部读出位线相同的寄生电容。

因此，特别在正确读出上是有用的。

还有，第六发明的例的半导体存储装置，

存储数据读出用位线具有阶层位线结构，

包括多个具有多个存储单元、和连接于上述存储单元的局部读出位线的多个局部块设置在局部读出位线方向上的列，同时，

还包括：

对应于上述多个局部块设置的一条或者多条全局读出位线，和

对应于从各局部块输出的信号驱动全局读出位线的局部放大器，另

上述各存储单元，具有：

保存存储数据的保存电路，和

将对应于保存在保存电路中的数据的信号输出给一条局部读出位线的读出输出电路，同时，

还包括检查电路，该检查电路，

是让检查对象的存储单元，存储使维持已预充电的局部读出位线电位的数据，

另一方面，让与是检查对象的存储单元连接在同一条局部读出位线上的其他存储单元，存储使已预充电的局部读出位线的电位放电的数据，同时，

使是检查对象的存储单元处于读出状态，

另一方面，使由与是检查对象的存储单元相同的写入用字选择信号选择的其他存储单元成为写入状态，

判定从是检查对象的存储单元读出的数据是否正确。

还有，第七发明的例的半导体存储装置，

存储数据读出用位线具有阶层位线结构，

包括：

各自具有多个存储单元、和连接有上述存储单元的局部读出位线的多个局部块，

全局读出位线，和

对应于从各局部块输出的信号驱动全局读出位线的局部放大器，另

上述各存储单元，在具有：

保存存储数据的保存电路，和

将对应于保存在保存电路中的数据的信号输出给一条局部读出位线的读出输出电路，同时，

还具有：

上述读出输出电路，具有由读出用字选择信号控制的读出访问晶体管、和对应于保存在保存电路的信号控制的读出驱动晶体管，或者具有上述读出访问晶体管，

上述读出访问晶体管、和读出驱动晶体管，或者读出访问晶体管，构成为能够独自地施加源极电位和衬底电位。

-发明的效果-

由这些，可以容易的进行正确的良、不良的检查。

附图说明

图1，是表示设置在本发明实施方式1的半导体存储装置中的存储单元的构成的电路图。

图2，是表示同存储单元的平面布置的平面图。

图3，是表示存储单元的平面布置的变形例的平面图。

图4，是表示其他的存储单元的平面布置的变形例的平面图。

图5，是表示存储单元的其他变形例的构成的电路图。

图6，是表示同存储单元的平面布置的平面图。

图7，是表示本发明实施方式2的半导体存储装置的主要部位的构成的电路图。

图8，是表示同装置的存储单元晶体管的平面布置的平面图。

图9，是表示同装置的第一金属布线层的布线图案的平面图。

图10，是表示同装置的第二金属布线层的布线图案的平面图。

图11，是表示同装置的第三金属布线层的布线图案的平面图。

图12，是表示同装置的第四金属布线层的布线图案的平面图。

图13，是表示同装置的存储单元和周边电路的平面布置的平面图。

图14，是表示同装置的变形例的主要部位构成的电路图。

图15，是表示同装置的其他变形例的局部放大器的构成的电路图。

图16，是表示同装置的再一个其他变形例的主要部位的电路图。

图17，是表示本发明实施方式3的半导体存储装置主要部位构成的电路图。

图18，是表示存储数据的读出时刻的例的说明图。

图19，是表示存储数据的读出时刻变动的例的说明图。

图20，是表示本发明实施方式4的半导体存储装置的概略构成的说明图。

图21，是表示同装置的详细构成的方框图。

图22，是表示同装置的复制存储单元构成的电路图。

图23，是表示同装置的复制存储单元的平面布置的平面图。

图24，是表示同装置变形例的构成的方框图。

图25，是表示同装置其他变形例的构成的方框图。

图26，是表示同装置的再一个其他变形例构成的方框图。

图27，是表示同装置的更一个其他变形例构成的方框图。

图28，是表示同变形例的主要部位的构成的电路图。

图29，是表示实施方式5的半导体存储装置的主要部位构成的电路图。

图30，是表示同装置虚拟电容的具体构成的电路图。

图31，是表示同装置虚拟电容的其他具体构成的电路图。

图32，是表示同装置虚拟电容的再一个其他具体构成的电路图。

图33，是表示同装置虚拟电容的扩散层图案的平面图。

图34，是表示同装置的虚拟电容的第一布线层的布线图案的平面图。

图35，是表示同装置的虚拟电容的第二布线层的布线图案的平面图。

图36，是表示本发明实施方式6的半导体存储装置的概略构成的方框图。

图37，是表示同装置主要部位构成的电路图。

图38，是表示同装置存储单元构成的电路图。

具体实施方式

以下，基于附图详细说明本发明的实施方式。

尚，以下的各实施方式以及各变形例中，与其他的实施方式以及变形例具有相同的机能的构成要素标注相同符号并省略说明。

《发明的实施方式1》

设置在实施方式1的半导体存储装置的存储单元，具有例如图1所示的电路构成。

这个存储单元130，称为2重8晶体管元件，具有p沟道晶体管106、107(PMOS晶体管)、N沟道晶体管108、109(NMOS晶体管)、写入访问晶体管116、117、读出驱动晶体管120、读出访问晶体管122。

P沟道晶体管106和N沟道晶体管108、以及P沟道晶体管107和N沟道晶体管109，分别构成CMOS反相器。

这些CMOS反相器，输出入端相互连接构成保存电路103(filp-flop电路)。

写入访问晶体管116、117，写入语言线110(WWL)成为“H(High Level)”时，使各自的一对写入位线112、113(NWBL、WBL)与保存电路103导通作为访问栅极(transfer gate)。

还有，读出驱动晶体管120、以及读出访问晶体管122，读出语言线111(RWL)为“H”保存电路103的输出入节点103a为“H”的情况，使读出位线114(RBL)成为“L(Low Level)”。

上述各晶体管，如图2所示那样，平面布置在半导体衬底上。

P沟道晶体管106、107，形成在N阱区域151中。

N沟道晶体管108、109等，形成在设置在上述N阱区域151的两侧的P阱区域152、153中。

N沟道晶体管108、读出驱动晶体管120、以及读出访问晶体管122的栅极长度(栅电极的宽度)A、B、C，设定为A＜B、A＜C、且C＜B。

通过上述这样的设定，少数晶体管栅极长度长，还有，晶体管的面积越大，由于短沟道效应阈值电压Vt越不易降低，还有，半导体的均质性变高阈值电压的偏差变小，使读出驱动晶体管120以及读出访问晶体管122的最低阈值电压保存得比N沟道晶体管109的高变得容易。

在此，保存在保存电路103得信号，是由N沟道晶体管108、109以及P沟道晶体管106、107得特性的偏差所决定，所以，相对于N沟道晶体管109的阈值电压的偏差的影响较小而言，读出驱动晶体管120以及读出访问晶体管122的阈值电压的低下对误读出的影响较大。

因此，减小N沟道晶体管109等的尺寸，可以减小读出驱动晶体管120以及读出访问晶体管122的阈值电压的降低，控制误读出就能够容易的做到。

更详细的讲，通过设定为A＜B，在抑制由读出驱动晶体管120的器件尺寸决定的随机偏差量的同时，即便是栅极长度在允许范围内形成的短的情况下也可以由短沟道效应抑制阈值电压的降低。

由此，使用了单纯读出结构的多重通路存储器中，在栅极接受内部节点的专用通路中，例如，相同行的写入语言线110以及读出语言线111同时接通的情况，保存电路103的输出入节点103a的电位即便是由于写入位线112、113的电位的影响多少有点上升，读出驱动晶体管120也不容易接通。

因此，由于读出位线114(具有阶层位线结构的存储器的情况的局部读出位线)的电位降低就可以容易的控制误读出。

因此，由于读出时间设定的可能范围变宽，读出时间信号生成电路的设计变得容易，设计工时的降低也变得容易。

还有，通过设定为A＜C，由于读出访问晶体管122的短沟道效应控制阈值电压的降低，还有，由于增大晶体管的尺寸，也可以抑制由于器件尺寸决定的随机偏差量。

因此，最差控制晶体管阈值电压的降低，读出语言线111成为非导通，由行读出访问晶体管122的非导通泄漏电流控制读出位线114的电位降低，也就容易控制误读出。

还有，通过设定为C＜B，比较读出访问晶体管122的非导通泄漏电流、和读出访问晶体管122为导通状态读出驱动晶体管120为非导通时对同样行存储单元130同时写入/读出时的内部节点浮起所流过的误读出电流的情况，可以降低向读出位线114的误读出的影响。

读出通路的读出电流，一般是在栅极上连接读出语言线111读出访问晶体管122一侧施加衬底偏压效果等由读出驱动晶体管122对单元电流进行支配，抑制正规读出单元电流减少的同时抑制误读出电流。

相同行的写入语言线110以及读出语言线111同时导通了的情况的同时读出/写入时误读出电流也由读出访问晶体管122的非导通电流支配的情况，可以得到在所限制的存储单元面积内有效的抑制误读出电流得到效果。

尚，不只限定C＜B，例如图3所示那样，设定为B＜C亦可。

这种情况下，比较读出访问晶体管122的非导通泄漏电流、和读出访问晶体管122为导通状态读出驱动晶体管120为非导通时对同样行存储单元130同时写入/读出时的内部节点浮起所流过的误读出电流的情况，前者大的情况下，可以降低向读出位线114的误读出的影响。

使构成存储单元130的保存电路103的N沟道晶体管108的栅极宽度非常宽的情况下，控制同时读出/写入动作时的内部节点的浮起成为可能。

在这样的情况下，读出访问晶体管122的非导通泄漏电流，比同样地行写入语言线110以及读出语言线111同时导通的情况下的同时读出/写入中的误读出电流更具有支配性。

在这种情况下，通过优先控制非导通泄漏电流一侧，可以得到在限制的存储单元面积内有效的误读出效果。

还有，并非限定于上述那样A＜B、且A＜C得设定，例如图4所示的那样，设定为只成立一个的关系亦可。

再有，上述那样的构成并非只限于单是读出结构得存储单元，例如图5、图6所示的那样，适用于相辅位线读出型存储单元亦可。

即便是这种情况，由于应该保存“H”状态一侧得位线得电位降低就容易控制遥控放大器起动时得相辅位线之间得电位差得降低。

《发明的实施方式2》

作为本发明得实施方式2，是说明具有阶层位线结构的半导体存储装置，如图7所示的那样，对于多数列(例如四列)设置一条全局读出位线137的半导体存储装置。

这个半导体存储装置中，无论是任何的列成为读出对象的情况，全局读出位线137的充放电所需要的消耗电力，只需要一条的量就可以了。

以下，更详细的进行说明。

这个半导体存储装置，是将例如上述实施方式1说明了的多个(例如16个)存储单元130作为一组的存储单元群131(局部块)设置了多个。

上述存储单元群131，是在全局读出位线137方向上设置的多个构成一个列，四个列设置在语言线110、111方向上。

各存储单元群131内的存储单元130，每个存储单元群131连接于一条局部读出位线114’的同时，在列内连接于共同的写入位线112、113上。

全局读出位线137的方向上四对存储单元群131的各对之间，设置了局部放大器136。

上述局部放大器136，是由P沟道晶体管P1至P20、和N沟道晶体管N1、N2构成的。

P沟道晶体管P1至P8，构成充电电路，对应充电信号LBPCG，充电局部读出位线114’。

P沟道晶体管P9至P16，当局部读出位线114’为“L”的情况下将节点I1提高到“H”。P沟道晶体管P17至P20，对应四位的列选择信号NCAD10至13，选择列。

还有，N沟道晶体管N1，当stand-by时保存节点I2为“L”。

N沟道晶体管N2，作为全局位线的驱动器，节点I2为“H”的情况下使全局读出位线137为“L”。

构成存储单元130的各晶体管以及布线的平面布置，没有特别地限定，但是可以象图8至图12所示那样，可以设置为所谓的横型拓扑(topology)。

图8，表示包含栅电极图案的各晶体管的平面布置。

图9，是表示在第一金属布线层中，存储单元内的语言线110、111方向的布线图案。

图10，是表示第二金属布线层中，全局读出位线137方向的布线图案(局部读出位线114’、写入位线112、113、以及电源线VDD、VSS等)。

图11，是表示第三金属布线层中，语言线110、111的布线图案。

图12，是表示第四金属布线层中，电源线VDD、VSS、以及每四列一条的全局读出位线137。

上述第四金属布线层的电源线VDD、VSS，兼有向下层的屏蔽和电源补强。

使用这样的平面布置的情况下，由于使用了阶层位线结构就容易缓和第二金属布线层的布线混杂度的同时，在第四金属布线层中，还相对多个列只设置了一条全局读出位线137，所以，可以减小布线密度，确保宽的布线间隔，减小与全局读出位线137同层布线之间的耦合电容，谋取低耗电且高速动作变得容易。

还有，增粗全局读出位线137的布线宽度减小布线电阻，降低布线短路概率提高成品率等也容易的成为可能。

还有，增大电源布线宽度，构成强固电源系统也能够容易做到。

还有，包含周边电路的平面布置，也没有特别地限定，可以构成为例如图13的模式表示。

同图的例，包括4×8个存储单元群131，具有称为1W-1R型双重通道SRAM的构成。

也就是，在写入通道一侧和读出通道一侧，各自分别输入时钟信号CLKW、CLKR、以及地址信号ADW、ADR，基本上，是将写入以及读出对应于不同的地址，可由不同的时钟循环以及时钟时刻进行。

上述这样的半导体存储装置，在各列设置了全局读出位线，与它们同时充放电情况相比，可以减小耗电量。

还有，全局读出位线137以及节点I2的充电(放电)电路以及全局读出位线驱动器等也没有必要每列设置，也没有必要设置各元件以及元件分离区域等，半导体存储装置的小面积化也就变得容易。

尚，各存储单元群中的存储单元数、列内的存储单元群数、以及一条全局读出位线的列数等，没有特别地限定，可以有种种的设定。

具体地讲，如图14所示那样，或者可以对应两个列设置一条全局读出位线137，或者可以使列的端部的局部块数比其他局部块内的存储单元少。

还有，存储单元的通道数不只限于双重通道，具有三重通道等、或更多的读出以及/或者写入通道亦可。

还有，局部放大器136不限于上述那样的构成，例如图15所示那样，由节点I1的信号控制N沟道晶体管N2，N沟道晶体管N2的输出，由列选择信号NCAD10-11控制由P沟道晶体管P17、P18选择亦可。

还有，列选择信号，并不限于共同输入各局部放大器136，对应于包含由读出语言线111选择的存储单元130的存储单元群131只使列选择信号成为“L”，使用行地址信号以及它的译码信号和逻辑演算的信号亦可。

由此，列选择信号只是最小限度的电平还移就能达到，进一步减小了耗电。

还有，写入位线112、113，如ISSCC2007“A45 nm Low-Standby-PowerEmbedded SRAM with Immunity Against Process and Temperature Variations”(ルネサス/松下)所示的那样，进行了阶层化，进一步减低了耗电。

具体地讲，如图16所示那样，设置局部写入位线112’、113’，全局写入位线141、142，充电晶体管143，以及选择晶体管144，只是对应于进行写入的存储单元130的局部写入位线112’、113’的电平，对应写入数据还移。

上述局部写入位线112’、113’，设置为对应与局部读出位线114’对应的相同数量的存储单元130亦可，但是，设置为对应整数倍的存储单元130也是可以的。

这种情况下，局部写入位线112’、113’，比局部读出位线114’还长(寄生电容变大)，与存储单元130的驱动能力相比，设置在没有图示的数据I/O部的写入用缓冲器的驱动能力大，既可以较容易的谋得写入的高速化，又可以减少充电晶体管143、以及选择晶体管144的数量，限制半导体存储装置的小面积变得容易。

上述充电晶体管143、以及选择晶体管144，设置在与设置了局部放大器136的区域相同的区域亦可。

由此，设置在逻辑电路区域和存储单元区域的境界的死角(dead space)减少，进一步缩小了半导体存储装置的面积。

《发明的实施方式3》

取代上述实施方式2的局部放大器136，设置如图17所示的局部放大器146也是可以的。

局部放大器146中，设置了输入局部读出位线114’的信号和列选择信号NCAD10-11驱动N沟道晶体管N2的NOR电路147。

这样构成的情况下，也只是对应保存在由列选择信号选择的列的存储单元130中的数据的信号向一条全局读出位线137传递，也就是能够降低耗电的同时，谋得布线区域的降低也变得容易。

尚，使用上述那样的局部放大器146的情况，每列中设置全局读出位线137也是可以的。

即便是这种情况，没有由列选择信号选择的列的全局读出位线137的电位，不受存储单元130存储内容的影响不还移，所以能够谋得耗电的降低。

而且，可以缩短连接各N沟道晶体管N2和全局读出位线137的布线，也就可以缩小由这个布线的寄生电容引起的延迟。

本实施方式3中，也可以适用实施方式2所说明的种种变形例。

《发明的实施方式4》

具有阶层位线结构的半导体存储装置，说明进行更正确读出的半导体存储装置的例。

首先，参照图18说明存储数据的读出时间。

存储在存储单元中的数据，是让局部读出位线放电的数据(放电数据)的情况下，由读出语言线选择行的话，局部读出位线的电位，如符号P所表示的急速下降。

另一方面，存储在存储单元中的数据，是维持局部读出位线的电位的数据(维持数据)的情况，局部位线的电位，如符号Q所表示的那样不变化是最理想的，但是实际上，由于读出访问晶体管的非导通泄漏等的影响，如符号R所示的那样徐徐下降。

因此，为了确切的读出，在期间t1内的时间(准确的讲是对应它的对应了全局位线的电位还移时间)，对应于全局位线的电位门闩读出信号是必要的。

还有，上述期间t1，如图19所示那样，因为电源电压以及环境温度等变动。

因此，本实施方式4的半导体存储装置，如图20所示那样，使用复制存储单元167(虚拟存储单元)和复制控制电路168(虚拟读出输出电路)，控制读出信号的门闩时间。

更详细地讲，如图21所示的那样，读出控制区域中，设置了RS双稳态多谐振荡电路(filp-flop电路)311。读出用行译码器区域中，在与通常的半导体存储装置一样的正规行译码器301地基础上，设置了复制虚拟行译码器164(虚拟行译码器)。

复制存储单元区域中，设置了上述复制存储单元167、不使用存储单元169、复制局部读出位线312(虚拟局部读出位线)、复制局部放大器313(虚拟局部放大器)、以及复制全局读出位线314(虚拟全局读出位线)。

列I/O区域中，与通常半导体存储装置一样，在具有门闩机能地输出电路302基础上，设置了复制控制电路168。

上述双稳态多谐振荡电路(filp-flop电路)311，成为由读出时钟信号CLKR的上升set，由从复制控制电路168输出的时间信号set。

复制虚拟行译码器164，成为对所有的读出地址，由与正规行译码器301相同的时间，RS双稳态多谐振荡电路(filp-flop电路)311被set的期间，输出读出语言信号。

复制存储单元167，具有如图22、图23所示那样的电路构成以及元件平面布置。

N沟道晶体管N11、N12，对应于从复制虚拟行译码器164输出的读出语言信号，常使复制局部读出位线312处于放电状态。

尚，N沟道晶体管N13至N16，从机能上讲没有必要，但是，N沟道晶体管N13、N14，在平面布置图案上，是为在与正规存储单元130的境界连接于正规的读出语言线111的栅极布线的存在而设置的。

还有，N沟道晶体管N15、N16，作为光学虚拟而设置。

尚，与通常的存储单元130一样设置门闩电路是可以的，但是，由于省略了它可以谋得小面积化。

复制局部放大器313，设置与通常的局部放大器136相同的数量，与局部放大器136一样，对应于复制局部读出位线312的信号，使复制全局读出位线314放电。

尚，复制局部放大器313，也可以构成为至少使一个对应于复制局部读出位线312的信号动作，其他的，只是将通常的局部放大器136中驱动复制全局读出位线314的N沟道晶体管N2的栅极连接到VSS上。

复制控制电路168，构成为对应于复制全局读出位线314的电位，由对应于输出电路302的延迟量的所规定的时间，输出时间信号。

由于构成为上述的样子，在电源电压、环境温度的变动、以及制造过程中对应于元件特性的偏差等由适当的时间控制输出电路302，确保动作边缘能够容易的进行正确地读出。

还有，对应于局部读出位线114’、全局读出位线137的长度、以及寄生电容等时间控制是自动进行的，所以，存储单元群131内的存储单元130的数量、以及列内的存储单元群131的数量即便是在制造各种各样的半导体存储装置的情况下，省略或减轻设计以及调整的繁琐变得容易。

更详细的，因为构成了使用实际读出动作的的电路生成读出时间的虚拟电路，所以，栅电极的粗细、对存储单元的扩散区域的杂质注入偏差、还有布线层·布线间膜厚·接线柱孔(Via)径的完成情况的布线电容的变动，相对于实际地读出动作正确地复制动作成为可能，实现了安定的误读出对策。

由此，例如，读出通道的访问晶体管的泄漏电流，特别是在包括具有读出驱动晶体管120的存储单元的半导体存储装置中，容易的防止：由相同行的同时写入/读出动作等引起的，本来是期待保存在“H”状态的局部读出位线电位降至“L”状态一侧所发生的误读出。

由此，在正规读出动作、和误读出电流之间最适合的设定读出时间，就可以得到特性上的优良产品。

还有，近年的大多数精细化SRAM具有冗余补救功能。

但是，如上所述，在正规读出中单元电流极小的单元，或者是，在引起误读出电平的单元，因为工序完成的偏差要因单元特性从所规定的改变的情况，避免不良位数增长为指数函数，使搭载了冗余预备单元相对于加工不良存储单元多数能够使用，所以，可以得到更高地合格率。

尚，上述那样的各复制电路，不限于全部设置布线，例如图24所示那样，代替复制存储单元167、复制局部读出位线312、以及复制控制电路168，可以使用具有对应于它们引起的延迟时间的延迟时间的延迟调整电路163。

即便是这种情况，对应于主要是复制局部放大器313以及复制全局读出位线314引起的延迟时间能够适当的进行时间控制。

而且，延迟调整电路163能够由在非存储器布置部的周边电路逻辑部的晶体管容易的构成，例如，从控制部等的数据输出入部和行译码器部的尺寸关系具有平面布置留下的空白区域的情况，通过在这部分布置由缓冲器延迟等构成的复制平面布置，比在存储器排列上设置复制存储单元的情况还要小面积就能够得到上述那样的效果。

还有，如图25所示那样，既可以使延迟调整电路163具有由复制局部读出位线312以及复制局部放大器313的延迟时间的延迟时间，还可以如图26所示那样，设置使用延迟元件161的one-shot干扰发生电路160，使它的输出干扰作为时间信号通过复制全局读出位线314提供输出电路302亦可。

由此简洁的电路构成，能够进行对应于复制全局读出位线314以及寄生电容的时间控制。

由此，与通常的存储单元不同，并非保存写入数据，而是进行固定在“H”或者“L”电位的动作，这样就能够抑制如图22所示那样的追加开发特殊的复制存储单元的开发工时。

还有，作为驱动电路使用复制存储单元167、以及/或者复制局部放大器313的情况，如图27、图28所示那样，将它们多个或多组(同图中前者为三个，后者为两组)并联设置的同时，各自对应的条数或长度等的，作为被驱动电路还可以平行或者直线状设置复制局部读出位线312、以及/或者复制全局读出位线314。

也就是，通过多个设置驱动电路以及被驱动电路可以平均降低特性的偏差影响的同时，还可以通过平衡驱动电路的驱动能力的增大和被驱动电路的寄生电容的增大，与各自设置一个的情况一样产生相等的延迟时间。

尚，上述的情况，还可以是只设置一个具有输入复制局部读出位线312的信号的电路的复制局部放大器313，由上述电路的输出控制两个N沟道晶体管N2。

《发明的实施方式5》

说明即便是存储单元群内的存储单元数，与其他存储单元群不同的情况也可以确实能够容易的读出的半导体存储装置的例。

实施方式5的半导体存储装置中，如图29所示那样，设置了三个存储单元群131A至131C。

存储单元群131A、131B中，各自设置了16个存储单元130的同时，存储单元群131C中设置了两个存储单元130。

因此，存储单元群131C的局部读出位线114’，形成的比存储单元群131A、131B的局部读出位线114’短，布线电容也小。

然而，存储单元群131C的局部读出位线114’上连接了虚拟电容181，与布线电容的总和设置为与存储单元群131A、131B的局部读出位线114’相等。

上述这样的调整，在位线电容较小的阶层位线结构的半导体存储装置中，极小的位线电容的不同给予读出时间的影响大，所以特别对正确读出是有用的。

作为上述虚拟电容181，具体地讲，可以使用由布线图案形成的布线间电容，但是，例如，连接图30所示的那样MOS晶体管190的源电极和漏电极，可以使用它们和栅电极之间的栅极电容。

还有，如图31所示那样，还可以相互连接源电极和栅电极，使用它们和漏电极之间的扩散电容。

根据这些，不需要特别地制造工序，一般的，栅极氧化膜比布线间膜厚薄，小面积形成大电容，容易提高半导体衬底的面积效率。

还有，如图32所示那样，也可以组合例如布线间电容和扩散电容等的多种电容。

更具体地讲，如图33至图35所示那样，在半导体衬底上形成了扩散层204、205，在第一布线层上形成了布线图案202、203，在第二布线层上形成了布线图案200、201。

布线图案200，与存储单元群131C的局部读出位线114’连接的同时，通过接线柱孔(via)与布线图案202以及扩散层204连接。

还有，布线图案201、布线图案203、以及扩散层205，通过接线柱孔(via)相互连接的同时还接地。

这样，与形成位线电容一样由扩散层以及布线层形成虚拟电容的情况中，由于杂质注入的偏差改变扩散电容，或者是，对应于由于布线宽度、布线膜厚、布线层间膜、接线柱孔(via)径等的制造工序中产生的偏差形成高精度虚拟电容可以容易的实现。

由此，即便是语言数为一半的存储单元群，也能够容易的进行高精度的读出，就能够容易的提高半导体存储装置的成品率。

尚，还可以形成更近似存储单元形状、构成的布线图案以及扩散区域。

《发明的实施方式6》

实施方式6的半导体存储装置401，如图36所示那样，包括如两通道SRAM402、BIST电路403(Built In Self Test电路)、选择器404、405。

选择器404、405，在两通道SRAM402的试验时，将两通道SRAM402的输出入信号从半导体存储装置401的其他电路切换到BIST电路403。

尚，两通道SRAM402中，除图示以外还输出入各种各样的信号，为了简化说明作了省略。

两通道SRAM402，如图37所示的那样，构成为设置了具有保存电路103、写入访问晶体管116、117、读出驱动晶体管120、和读出访问晶体管122的存储单元130。

上述读出驱动晶体管120以及读出驱动晶体管122，如图38所示的那样，将衬底电位与源极电位分离，施加所规定的正向偏压所得。

作为上述正向偏压，例如，设定读出驱动晶体管120以及读出访问晶体管122的阈值电压与做法上所允许的最高环境温度时的阈值电压相等。

BIST电路403，在进行两通道SRAM402的例如存储单元130的试验之际，首先，向存储单元130A写入读出驱动晶体管120非导通数据的同时，向其他的全部存储单元130写入读出驱动晶体管120成为导通的数据。

还有，向读出驱动晶体管120以及读出访问晶体管122施加上述所规定的正向偏压。

这种状态下，写入位线112、113保存着“H”，使连接于存储单元130A的写入语言线110以及读出语言线111都导通。

也就是，作为存储数据读出单元选择存储单元130A的同时，多列构成的情况下向与存储单元130A同一行的其他列的存储单元写入数据相同的状态，读出存储在存储单元130A中的数据。

上述这样的状态下，对于应该维持全局读出位线137的电位的数据的读出，这个电位下降的最快，即便是这种情况只要是判定为“应该维持全局读出位线137的电位的数据的读出”的话，因为读出时间过迟不发生误读出。

另一方面，判定为误读出发生的情况，既可以认为是不良品，也可以置换为设置了的冗余存储单元。

还有，也可以作为更缓和的做法条件的装置从新试验。

如上所述，考虑向与读出存储数据的存储单元同行的存储单元写入数据之际的影响、相同列的其他存储单元中读出访问晶体管的非导通泄漏电流的影响、以及高温的环境温度(相当的衬底电压)的影响的试验，准确的进行正确的良不良的判断。

而且，与提高实际的环境温度试验的情况相比，可以大幅度缩短试验成本。

尚，在上述这样的试验的基础上，逆条件下，对全局读出位线137的电位应该降低的数据的读出，使这个电位最缓慢的下降，判定这种情况下上述“应该维持全局读出位线137的电位的数据的读出”是否读出也是可以的。

还有，施加与源极电压分离的衬底电压的晶体管，并不只限于以上所述，在保存电路103的晶体管以及写入访问晶体管116、117等也施加所规定的衬底电压，在更严格的条件下进行试验亦可。

再有，例如实施方式2(图7)说明了的具有局部放大器136的存储器进行试验的情况，构成局部放大器136的P沟道晶体管P9至P16的衬底上施加所规定的正向偏压，在更严格的条件下进行试验。

还有，上述这样的试验手法，对于具有不包括读出驱动晶体管的存储单元的存储器也是适用的。

这种情况下，如上所述那样对同行的存储单元同时读写的影响，本身不产生作为试验条件不予考虑，但是，读出访问晶体管的非导通泄漏电流的影响等，可以进行同样进行考虑了的试验。

还有，各存储单元的检查，既可以分别进行，也可以自动连续进行。

还有，即便是不施加上述那样的衬底电压，可以进行其他要因的好坏的试验。

另一方面，不设置BIST电路403，只施加衬底电压就得到，使它在手动检查之际能够利用。

尚，上述各实施方式以及变形例所说明的构成要素，从理论上种种可能的范围的组合是可以的。

具体地讲，例如实施方式1所说明了的具有栅极长度的存储单元用于其他各实施方式亦可，将实施方式3(图17)所说明了的具有局部放大器146的构成适用于实施方式4说明了的具有复制电路的构成，实施方式5以及实施方式6说明了的具有虚拟电容181以及BIST电路403的构成与其他的实施方式的构成组合均可。

还有，本发明所适用的半导体存储装置，不限制于单一元件，组合于系统LSI，作为抗蚀文件使用均可。

还有，本发明，对单端读出型存储单元，还有具有读出驱动晶体管的存储单元得到了巨大地效果，但是并非限于此，相辅位线读出型、没有读出驱动晶体管的存储单元、不具有读出专用输出电路的存储单元等，也能够得到本发明的几个效果。

还有，实施方式1实施方式6的构成，也可以适用于非阶层位线结构的半导体存储装置。

还有，读出、写入通道数，也不限于以上所述，两通道以上的的各种读出写入通道的组合的半导体存储装置都可适用本发明。

-产业上的实用性-

如上所述，不容易产生误读出，简单的可以降低耗电。

Claims (35)

1.一种半导体存储装置，包括：具有保存存储数据的保存电路、和输出对应保存在保存电路中数据的信号的读出专用输出电路的多个存储单元，其特征在于：

上述读出专用输出电路，具有对应于保存在保存电路中的信号被控制的读出驱动晶体管，

上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。

2.一种半导体存储装置，包括：具有保存存储数据的保存电路、和输出对应保存在保存电路中数据的信号的读出专用输出电路的多个存储单元，其特征在于：

上述读出专用输出电路，具有：

对应于保存在保存电路的信号控制的读出驱动晶体管，以及

由读写选择信号控制的读出访问晶体管，另

上述读出访问晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。

3.一种半导体存储装置，存储数据读出用位线具有阶层位线结构，其特征在于：

在包括各自具有多个存储单元、和连接有上述存储单元的局部读出位线的多个局部块设置在局部读出位线方向上而形成多个列，同时，

还包括：

对应于多个列设置的一条共用全局读出位线，和

分别对应于从各局部块输出的信号驱动全局读出位线的局部放大器，另

上述各存储单元，具有：

保存存储数据的保存电路，和

将对应于保存在保存电路中的数据的信号输出给一条局部读出位线的读出输出电路，并

上述各存储单元构成为：在读出保存数据之际，对每一列，只激活一个局部块内的一个存储单元，

上述局部放大器，包括：

对应输入的信号控制是否施加所规定的电位的驱动晶体管，和

对应列选择信号控制是否导通输出入端子间的列选择晶体管。

4.根据权利要求3所述的半导体存储装置，其特征在于：

在各列内每两个局部块设置一个上述局部放大器，在各局部放大器中，

上述驱动晶体管，包含两个第一驱动晶体管、和一个第二驱动晶体管，

上述第一驱动晶体管，分别对应于局部读出位线的电位控制是否施加所规定的电位，同时，两个第一驱动晶体管的输出端子相互连接，

列选择晶体管，设置在上述第一驱动晶体管和全局读出位线之间，对应于列选择信号控制是否导通输入出端子间，

上述第二驱动晶体管，设置在上述列选择晶体管和全局读出位线之间、或者第一驱动晶体管和列选择晶体管之间二者之一，对应于由列选择晶体管或者第一驱动晶体管提供的电位，控制是否施加所规定的电位，

各局部放大器的第二驱动晶体管或者列选择晶体管，连接在一条全局读出位线上。

5.根据权利要求3所述的半导体存储装置，其特征在于：

上述局部读出位线、和全局读出位线，形成在不同的布线层。

6.根据权利要求3所述的半导体存储装置，其特征在于：

每列中，还包括：

接收对应于存储数据的信号的一对全局写入位线，

分别连接有多个存储单元的多对局部写入位线，

对应于上述全局写入位线的电位，控制是否向局部写入位线施加所规定的电位的局部写入控制电路，另

上述局部写入控制电路，设置在设置有上述局部放大器的区域。

7.根据权利要求6所述的半导体存储装置，其特征在于：

对应于多个局部块设置有一对上述局部写入位线。

8.一种半导体存储装置，存储数据读出用位线具有阶层位线结构，其特征在于：

在包括各自具有多个存储单元、和连接有上述存储单元的局部读出位线的多个局部块设置在局部读出位线方向上而形成多个列，同时，

还包括：

对应于多个列设置的一条共用全局读出位线，和

分别对应于从各局部块输出的信号驱动全局读出位线的局部放大器，另

上述各存储单元，具有：

保存存储数据的保存电路，和

将对应于保存在保存电路中的数据的信号输出给一条局部读出位线的读出输出电路，并

上述各存储单元构成为：在读出保存数据之际，对每一列，只激活一个局部块内的一个存储单元，

上述局部放大器，是包括：

当列选择信号选出时，输出对应于局部读出位线的电位的信号的逻辑元件，和

输出端子连接在全局读出位线上，对应上述逻辑元件的输出信号控制是否施加所规定电位的驱动晶体管。

9.根据权利要求8所述的半导体存储装置，其特征在于：

对应于多个列设置一条上述全局读出位线，

各局部放大器的驱动晶体管，连接在上述一条全局读出位线上。

10.根据权利要求8所述的半导体存储装置，其特征在于：

上述局部读出位线、和全局读出位线，形成在相互不同的布线层。

11.根据权利要求8所述的半导体存储装置，

每列中，还包括：

接收对应于存储数据的信号的一对全局写入位线，

分别连接有多个存储单元的多对局部写入位线，

选出上述多对局部写入位线中的一对局部写入位线连接在全局写入位线的局部写入控制电路，另

上述局部写入控制电路，设置在设置有上述局部放大器的区域。

12.根据权利要求8所述的半导体存储装置，其特征在于：

对应多个局部块设置一对上述局部写入位线。

13.一种半导体存储装置，存储数据读出用位线具有阶层位线结构，其特征在于：

包括：

各自具有多个存储单元、和连接在上述存储单元的局部读出位线的多个局部块，

全局读出位线，

对应于由各局部块输出的信号驱动全局读出位线的局部放大器，

在所规定的时刻保存并输出全局读出位线的信号的读出输出保存电路，和

选择上述多个存储单元中的任何一个存储单元生成读出字选择信号的行译码器，另

上述各存储单元，具有：

保存存储数据的保存电路，和

将对应保存在保存电路中的数据的信号输出给一条局部读出位线的读出输出电路，同时，

还包括：

具有虚拟全局读出位线，基于上述虚拟全局读出位线的延迟时间控制上述读出输出保存电路的对信号保存时刻的时刻控制电路。

14.根据权利要求13所述的半导体存储装置，其特征在于：

上述时刻控制电路，基于在上述虚拟全局读出位线的延迟时间上，再加上相当于上述行译码器、存储单元、局部读出位线、局部放大器、以及读出输出保存电路的延迟时间所得到的合计时间，控制上述读出输出保存电路的信号的保存时刻。

15.根据权利要求14所述的半导体存储装置，其特征在于：

上述时刻控制电路，还具有延迟电路，

构成为：基于上述虚拟全局读出位线、以及延迟电路的延迟时间，设定上述合计时间。

16.根据权利要求14所述的半导体存储装置，其特征在于：

上述时刻控制电路，还具有：虚拟行译码器、虚拟存储单元、虚拟局部读出位线、虚拟局部放大器、以及虚拟读出输出保存电路全部，或者其中的任何一个以上，

构成为：基于上述虚拟全局读出位线、虚拟行译码器、虚拟存储单元、虚拟局部读出位线、虚拟局部放大器、以及虚拟读出输出保存电路的延迟时间，设定上述合计时间。

17.根据权利要求14所述的半导体存储装置，其特征在于：

上述时刻控制电路，还具有：虚拟存储单元、虚拟局部读出位线、以及虚拟局部放大器，

构成为：基于上述虚拟全局读出位线、虚拟存储单元、虚拟局部读出位线、以及虚拟局部放大器的延迟时间，设定上述合计时间。

18.根据权利要求17所述的半导体存储装置，其特征在于：

上述虚拟存储单元、以及虚拟局部放大器，设置在设置有存储单元以及局部放大器的区域。

19.根据权利要求17所述的半导体存储装置，其特征在于：

所设置的上述虚拟局部放大器，数量与连接于一条局部读出位线上的局部放大器的数量相同，其中的一个虚拟局部放大器，具有与局部放大器相同的构成，其他的虚拟局部放大器，包括与局部放大器所具有的、连接在全局读出位线上的驱动晶体管相同的晶体管。

20.根据权利要求17所述的半导体存储装置，其特征在于：

上述虚拟存储单元，构成为包括与存储单元所具有的读出输出电路相同的电路。

21.根据权利要求17所述的半导体存储装置，其特征在于：

上述虚拟存储单元，设置有两个以上的所规定数的同时，上述虚拟局部读出位线，构成为具有是局部读出位线的上述所规定数的倍数的寄生电容。

22.根据权利要求21所述的半导体存储装置，其特征在于：

上述虚拟局部读出位线，由长度与局部读出位线相同且平行设置的上述所规定数的布线图案、或者局部读出位线的上述所规定数倍数的长度的布线图案形成。

23.根据权利要求17所述的半导体存储装置、其特征在于：

上述虚拟局部放大器，在设置了连接在一条全局读出位线上的局部放大器的数量的2以上的所规定数的倍数，同时，上述虚拟全局读出位线，由长度与全局读出位线相同且平行设置的上述所规定数的布线图案形成。

24.一种半导体存储装置，存储数据读出用位线具有阶层位线结构，其特征在于：

包括：

各自具有多个存储单元、和连接有上述存储单元的局部读出位线的多个局部块，

全局读出位线，和

对应于从各局部块输出的信号驱动全局读出位线的局部放大器，另

上述各存储单元，具有：

保存存储数据的保存电路，和

将对应于保存在保存电路中的数据的信号输出给一条局部读出位线的读出输出电路，另

上述多个局部块，包含所设置的存储单元的数量比其他的局部块少的少数局部块，

上述少数局部块的局部读出位线上，连接着电容元件。

25.根据权利要求24所述的半导体存储装置，其特征在于：

上述电容元件，是使用MIS晶体管的栅极电容、扩散电容、以及布线间电容中的至少一个形成的。

26.一种半导体存储装置，存储数据读出用位线具有阶层位线结构，其特征在于：

包括多个具有多个存储单元、和连接于上述存储单元的局部读出位线的多个局部块设置在局部读出位线方向上的列，同时，

还包括：

对应于上述多个局部块设置的一条或者多条全局读出位线，和

对应于从各局部块输出的信号驱动全局读出位线的局部放大器，另

上述各存储单元，具有：

保存存储数据的保存电路，和

将对应于保存在保存电路中的数据的信号输出给一条局部读出位线的读出输出电路，同时，

还包括检查电路，该检查电路，

是让检查对象的存储单元，存储使维持已预充电的局部读出位线电位的数据，

另一方面，让与是检查对象的存储单元连接在同一条局部读出位线上的其他存储单元，存储使已预充电的局部读出位线的电位放电的数据，同时，

使是检查对象的存储单元处于读出状态，

另一方面，使由与是检查对象的存储单元相同的写入用字选择信号选择的其他存储单元成为写入状态，

判定从是检查对象的存储单元读出的数据是否正确。

27.根据权利要求26所述的半导体存储装置，其特征在于：

还具有冗余存储单元，

上述检查电路，设定为使取代已判断出所读出的数据是错误数据的存储单元用冗余存储单元。

28.根据权利要求26所述的半导体存储装置，其特征在于：

上述读出输出电路，具有由读出用字选择信号控制的读出访问晶体管、和对应于保存在保存电路的信号控制的读出驱动晶体管，或者具有上述读出访问晶体管，

上述读出访问晶体管、和读出驱动晶体管，或者读出访问晶体管，构成为能够独立地施加源极电位和衬底电位。

29.根据权利要求28所述的半导体存储装置，其特征在于：

上述检查电路，构成为在上述读出访问晶体管、和读出驱动晶体管的衬底上，或者读出访问晶体管的衬底上施加正向偏压进行上述检查。

30.根据权利要求26所述的半导体存储装置，其特征在于：

构成上述局部放大器的晶体管，构成为能够独立地施加源极电位、和衬底电位。

31.根据权利要求30所述的半导体存储装置，其特征在于：

上述检查电路，构成为在上述晶体管的衬底上施加正向偏压进行上述检查。

32.一种半导体存储装置，存储数据读出用位线具有阶层位线结构，其特征在于：

包括：

各自具有多个存储单元、和连接有上述存储单元的局部读出位线的多个局部块，

全局读出位线，和

对应于从各局部块输出的信号驱动全局读出位线的局部放大器，另

上述各存储单元，在具有：

保存存储数据的保存电路，和

将对应于保存在保存电路中的数据的信号输出给一条局部读出位线的读出输出电路，同时，

还具有：

上述读出输出电路，具有由读出用字选择信号控制的读出访问晶体管、和对应于保存在保存电路的信号控制的读出驱动晶体管，或者具有上述读出访问晶体管，

上述读出访问晶体管、和读出驱动晶体管，或者读出访问晶体管，构成为能够独自地施加源极电位和衬底电位。

33.根据权利要求32所述的半导体存储装置，其特征在于：

构成为：检查时，能够在上述读出访问晶体管、和读出驱动晶体管的衬底上，或者读出访问晶体管的衬底上施加正向偏压。

34.一种半导体存储装置，存储数据读出用位线具有阶层位线结构，其特征在于：

包括：

各自具有多个存储单元、和连接有上述存储单元的局部读出位线的多个局部块，

全局读出位线，和

对应于从各局部块输出的信号驱动全局读出位线的局部放大器，另

上述各存储单元，具有：

保存存储数据的保存电路，和

将对应于保存在保存电路中的数据的信号输出给一条局部读出位线的读出输出电路，同时，

构成上述局部放大器的晶体管，构成为能够独立地施加源极电位、和衬底电位。

35.根据权利要求34所述的半导体存储装置，其特征在于：

构成为检查时，能够在上述晶体管的衬底上施加正向偏压。

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