CN100468570C

CN100468570C - 半导体存储器件

Info

Publication number: CN100468570C
Application number: CNB2005101295595A
Authority: CN
Inventors: 山上由展
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-12-07
Filing date: 2005-12-06
Publication date: 2009-03-11
Anticipated expiration: 2025-12-06
Also published as: JP2006164399A; US20060120142A1; CN1822225A; US7301840B2

Abstract

本发明提供一种半导体存储器件，其确保对所有存储单元进行的写操作，而与由制造误差等引起的存储单元的性能上的起伏无关，并且可以减少写操作时间和功耗。根据写放大器控制信号WAE控制存储单元1和虚拟存储单元1a的写操作。根据写完成信号WRST确定写操作结束时刻，该写完成信号WRST表示虚拟存储单元1a的储存状态。设计虚拟存储单元1a和外围电路使得虚拟存储单元1a所需的写时间大于或等于存储单元1所需的写时间的最大值。

Description

半导体存储器件

发明领域

本发明涉及一种结合了虚拟存储单元的半导体存储器件。

背景技术

一般情况下，半导体存储器件包括存储单元阵列部分和外围电路，其中所述存储单元阵列部分具有按照矩阵方式排列的存储单元。并且通常情况下，有人提出了一种半导体存储器件，其中除了存储单元阵列部分以外，还结合了具有与存储单元相同的性能的虚拟存储单元，用于非信息存储目的。

并入虚拟存储单元通常是用于读取处理期间的时序控制，如产生读出放大器控制信号，(例如，参考日本特许公开专利公报No.2002-367377(图1)和日本特许公开专利公报No.11-96768)。尽管不是很多，还是有人提出了一种半导体存储器件，其中并入虚拟存储单元是用于写操作期间的时序控制(例如，参见日本特许公开专利公报No.9-147574(图5))。在日本特许公开专利公报No.9-147574中，公开了一种半导体存储器件，除了存储单元阵列部分和外围电路以外，其还包括具有虚拟写放大器、虚拟存储单元和延迟控制电路等的时序补偿部件。

用于写虚拟存储单元所需的时间(以下将称为写时间)与用于存储单元所需的写时间大致相同，其中所述虚拟存储单元具有与存储单元相同的性能并执行与存储单元相关的信号相同的信号同步的操作。因此，利用这个优点，在日本特许公开专利公报No.9-147574中公开的半导体存储器件中，通过使用从虚拟存储单元输出的信号来产生写控制信号。更具体地说，基于完成写虚拟存储单元的时刻，确定写控制信号的脉冲下降时刻和进一步的写操作结束时刻。根据该写控制信号进行用于存储单元和虚拟存储单元的写操作。

同时，由于存储单元的性能有起伏，这是由电源电压相关性、温度性能和包括存储单元的相应晶体管等的制造误差引起的，因此在存储单元当中写时间也有起伏。因此，用于写存储单元的处理时间设置得较长，以便可以确保写每个存储单元。例如，在日本特许公开专利公报No.9-147574中公开的半导体存储单元中，写操作结束时刻由表示写虚拟存储单元结束的信号确定，该信号在延迟控制电路中延迟了预定的一段时间。

然而，较长的写操作时间不能满足用户对高速写操作的需求，并且可能产生从存储单元到位线对的充电/放电电流增加，由此导致半导体存储单元的功耗增加的缺陷。相反，极短的写操作时间可能不能确保稳定的数据写操作。

发明内容

因此，本发明的目的是提供一种半导体存储器件，其在合适的写时刻进行写控制，而与由制造误差等引起的存储单元的性能上的起伏无关。

根据本发明的半导体存储器件的特征在于：通过使用虚拟存储单元来确定用于存储单元的写操作结束时刻，该半导体存储器件包括：多个存储单元；虚拟存储单元；写状态检测部件，用于在虚拟存储单元采取预定存储状态时，输出写完成信号；以及用于在写完成信号的基础上进行写操作的写操作部件，并且虚拟存储单元所需的写时间大于存储单元所需的写时间的最大值。

根据本发明的一个方案，虚拟存储单元中所包含的与包含在存储单元中的晶体管相对应的晶体管按照与存储单元中包含的晶体管相同的方式连接，并且虚拟存储单元中所包含的至少一个晶体管的性能可以不同于在存储单元中包含的与虚拟存储单元中包含的晶体管相对应的晶体管的性能。

更具体地说，虚拟存储单元中所包含的至少一个晶体管的栅极长度可以不同于存储单元中所包含的与虚拟存储单元中所包含的晶体管相对应的晶体管的栅极长度。

并且虚拟存储单元中所包含的至少一个晶体管的栅极宽度可以不同于存储单元中所包含的与虚拟存储单元中所包含的晶体管相对应的晶体管的栅极宽度。

虚拟存储单元中所包含的多个晶体管当中的至少两个晶体管按照对称方式进行设置，并且在至少一对的所述至少两个晶体管中所述至少两个晶体管的栅极长度是相互不同的。

虚拟存储单元中所包含的多个晶体管当中的至少两个晶体管按照对称方式进行设置，并且在至少一对的所述至少两个晶体管中所述至少两个晶体管的栅极宽度是相互不同的。

根据本发明的另一方案，虚拟存储单元中所包含的与存储单元中所包含的晶体管相对应的晶体管按照与存储单元中包含的晶体管相同的方式连接，并且虚拟存储单元中所包含的预定节点上的负载可以大于存储单元中所包含的与虚拟存储单元中所包含的预定节点相对应的节点上的负载。

根据本发明的另一方案，连接到虚拟存储单元上的虚拟位线上的负载可以大于连接到存储单元上的位线上的负载。

根据本发明的另一方案，写操作部分包括用于控制施加到连接到存储单元的位线对的电压的写放大器以及用于控制施加到连接到虚拟存储单元的虚拟位线对的电压的虚拟写放大器，并且虚拟写放大器的性能可以低于写放大器的性能。

根据本发明的半导体存储器件能够确保对所有存储单元进行写操作和产生具有最佳脉冲宽度的写控制信号。换言之，根据本发明的半导体存储器件，在已经完成写存储单元之前不结束写操作，并且写操作时间不会过分地长于所需的时间。根据本发明的半导体存储器件可以以低功耗实现高速写。

从下面结合附图对本发明进行的详细说明使本发明的这些和其它目的、特征、方案和优点变得更加明显。

附图简述

图1是示出根据本发明的半导体存储器件的结构图；

图2是示出存储单元的电路图；

图3是示出虚拟存储单元的电路图；

图4是存储单元的布图；

图5示出虚拟存储单元的布图；

图6是示出虚拟存储单元和写状态检测部件的例子的电路图；

图7是示出写放大器控制部件和写放大器的例子的电路图；

图8是示出用于写使能信号WEN、信号A、写完成信号WRST、和写放大器控制信号WAE的时序图；

图9是示出预充电电路部件和存储单元的例子的电路图；以及

图10是示出在虚拟存储单元的写操作期间的虚拟字线、虚拟位线对和节点DS1和DS2的电压变化的示意图。

优选实施例的详细说明

图1是示出根据本发明的半导体存储器件的一部分的结构图。图1所示的半导体包括存储单元1、虚拟存储单元1a、1b和1c、预充电电路部件2、写放大器3、虚拟写放大器3a、写状态检测部件6、以及写放大器控制部件7。

存储单元1各自设置在字线WLn(n是大于或等于1的整数)和位线对{BLm和/BLm}(m是大于或等于1的整数)之间的交叉处，其中所述字线在行方向布线，所述位线对在列方向布线。按照矩阵方式设置的存储单元1构成用于储存信息的存储阵列部分。虚拟存储单元1a、1b和1c设置在存储阵列部分的周围。在虚拟存储单元当中，虚拟单元1a设置在虚拟字线DWL和虚拟位线对{DBL和/DBL}之间的交叉处。存储单元1和虚拟存储单元1a、1b和1c中的每一个都具有能储存1位数字数据(1或0)的结构。然而，虚拟存储单元1a是作为用于确定写存储单元1的处理时间的时刻补偿部分的一部分而提供的，而不是用于储存信息。

虚拟存储单元1b设置在虚拟字线DWL和位线对{BLm和/BLm}之间的交叉处。虚拟存储单元1c设置在字线WLn和虚拟位线对{DBL和/DBL}之间的交叉处。虚拟存储单元1b和1c具有与存储单元1相同的电路结构。

然而，虚拟存储单元1b不连接到位线对{BLm和/BLm}，与存储单元1不同。这是因为设置虚拟存储单元1b是为了确保虚拟字线DWL上的负载等于字线WLn上的负载。这里使用的“字线上的负载”除了别的以外还包括与字线WL相关的布线电阻和布线电容元件以及与连接到该字线WL的任何晶体管相关的电容元件。

设置虚拟存储单元1c是为了确保虚拟位线对{DBL和/DBL}上的负载等于位线对{BLm和/BLm}上的负载。因此，虚拟存储单元1c不连接到字线WL，每个虚拟存储单元1c的字线输入端接地。这里使用的“位线对{BL和/BL}上的负载”除了别的以外还包括与位线对相关的布线电阻和布线电容元件以及与连接到位线对{BLm和/BLm}的任何晶体管相关的电容元件。

如图1所示，虚拟存储单元1a经布线8a和8b电连接到写状态检测部件6。写状态检测部件6输出电压电平取决于虚拟存储单元1a的存储状态(虚拟存储单元1a的写状态)的写完成信号WRST。

写放大器控制部件7产生写放大器控制信号WAE，该写放大器控制信号WAE是用于写存储单元1和虚拟存储单元1a的写控制信号。根据写使能信号WEN的变化确定由写放大器控制信号WAE表示的写操作开始时刻，根据写完成信号WRST的变化确定写操作结束时刻。

将写放大器控制信号WAE、用于控制位线对{BLm和/BLm}的选择状态的列选择信号CAm、以及要写到存储单元1的数据INm输入到写放大器3，该写放大器3是用于位线对{BLm和/BLm}的电压控制电路。将数据INm写到存储单元1在由写放大器控制信号WAE表示的写操作开始时刻开始，该存储单元1包含在根据列选择信号CAm而处于选择状态的列中并连接到处于选择状态的字线WL。

另一方面，将写放大器控制信号WAE、用于控制虚拟位线对{DBL和/DBL}的选择状态的虚拟列选择信号DCA、以及要写到虚拟存储单元1a的数据DIN输入到虚拟写放大器3a中，所述虚拟写放大器3a是用于虚拟位线对{DBL和/DBL}的电压控制电路。当输入虚拟列选择信号DCA并且虚拟字线DWL采取选择状态时，用于虚拟存储单元1a的虚拟数据DIN的写操作在由写放大器控制信号WAE表示的写操作开始时刻开始。

在对任何存储单元1进行写操作的任何时候，保证也对虚拟存储单元1a进行写操作。当写状态选择部件6检测到对虚拟存储单元1a的写操作完成时(即，在虚拟存储单元1a已经储存了虚拟数据DIN时)，写状态检测部件6输出表示写完成的写完成信号WRST。

写放大器控制部件7根据表示对虚拟存储单元1a的写操作完成的写完成信号WRST而输出写放大器控制信号WAE，这使写放大器3和虚拟写放大器3a采取无效状态。并且与写放大器控制信号WAE的输出同步，也控制字线的电压电平并且该字线采取非选择状态。因此，结束用于一个存储单元1的一个写操作和用于一个虚拟存储单元1a的一个写操作。

在存储单元1和虚拟存储单元1a的写操作结束之后，在下一个写操作开始之前的时间内，控制位线预充电线PCGL的电压电平，从而预充电电路部件2采取有效状态。并在预充电电路部件2已经对位线对{BLm和/BLm}和虚拟位线对{DBL和/DBL}进行预充电之后，开始进行存储单元1和虚拟存储单元1a的下一个写操作。

如上所述，由于虚拟存储单元1a和存储单元1具有相同的电路结构；虚拟字线DWL上的负载等于字线WLn上的负载；并且虚拟位线对{DBL和/DBL}上的负载等于位线对{BLm和/BLm}上的负载，所以写条件在虚拟存储单元1a和存储单元之间相同。因此，如果存储单元1和虚拟存储单元1a具有相同的性能，则存储单元1的写完成时刻大致与虚拟存储单元1a的写完成时刻一致。

然而，由于存储单元1和虚拟存储单元1a所包含的晶体管等的性能由于制造误差而不完全一致，即使同样地设计和制造存储单元1和虚拟存储单元1a，也可能引起每个存储单元1和虚拟存储单元1a的性能上的起伏。因此，在根据本实施例的半导体存储器件中，这个问题是例如通过将虚拟存储单元1a所需的写时间设计成长于或等于存储单元1所需的写时间来解决的，如下所述。

图2和3分别示出存储单元1和虚拟存储单元1a的例子的电路图。图4和5示出在图2和3的电路图中所示的存储单元1和虚拟存储单元1a的布图。如图2至5所示，存储单元1中的有源元件(晶体管Q1至Q6)的设置与虚拟存储单元1a中的有源元件(晶体管DQ1至DQ6)的设置相同。并且构成虚拟存储单元1a，使得对应于存储单元1中的晶体管Q1至Q6的晶体管DQ1至DQ6按照与Q1至Q6相同的方式连接。

如图2和4所示，存储单元1包括第一反相器11、第二反相器12和存取晶体管Q1和Q2，其中第一反相器11包括负载晶体管Q6和驱动晶体管Q4，第二反相器12包括负载晶体管Q5和驱动晶体管Q3。第一反相器11和第二反相器12经存储器保持节点S1和S2(下面将简称为节点S1和S2)连接，由此构成锁存电路。

如图3和5所示，虚拟存储单元1a包括第一反相器21、第二反相器22和存取晶体管DQ1和DQ2，其中第一反相器21包括负载晶体管DQ6和驱动晶体管DQ4，第二反相器22包括负载晶体管DQ5和驱动晶体管DQ3。第一反相器21和第二反相器22经存储器保持节点DS1和DS2(下面将简称为节点DS1和DS2)连接，由此构成锁存电路。

在存储单元1中，如果不考虑制造误差的话，具有相同功能的晶体管(存取晶体管Q1和Q2、负载晶体管Q5和Q6、以及驱动晶体管Q3和Q4)分别形成有相同的尺寸和相同的性能。这些晶体管按照关于图4中所示的X轴和Y轴的交点O对称的方式进行设置，并且其轮廓也是对称的。

另一方面，虚拟存储单元1a中所包含的晶体管DQ1至DQ6当中的至少一个晶体管的性能不同于存储单元1中所包含的晶体管Q1至Q6当中的对应晶体管的性能。这里，存储单元1中所包含的与虚拟存储单元1a中所包含的存取晶体管DQ1相对应的晶体管是存取晶体管Q1。

在虚拟存储单元1a中，如图5所示，按照关于X轴和Y轴的交点O对称的方式进行设置的具有相同功能的晶体管(存取晶体管DQ1和DQ2、负载晶体管DQ5和DQ6以及驱动晶体管DQ3和DQ4)的栅极宽度和栅极长度是部分地不同。因此，按照关于X轴和Y轴的交点O对称的方式设置的晶体管的轮廓也是部分地非对称。其轮廓的非对称性归因于设计虚拟存储单元1a使得虚拟存储单元1a所需的写时间大于或等于存储单元1所需的写时间。

图5中所示晶体管DQ1至DQ6的尺寸与图4中所示晶体管Q1至Q6的尺寸之间的关系的例子显示在下列公式(1)至(6)中。

DW1(＝DW2)<W1(＝W2) …(1)

DL1(＝DL2)>L1(＝L2) …(2)

DW4(＝W3＝W4)<DW3 …(3)

DL4(＝L3＝L4)>DL3 …(4)

DW6>DW5(＝W5＝W6) …(5)

DL6<DL5(＝L5＝L6) …(6)

这里，在虚拟存储单元1a中所包含的晶体管DQi(i是大于或等于1但小于或等于6的整数)的栅极长度和栅极宽度分别表示为DLi和Dwi，并且在存储单元1中所包含的晶体管Qi的栅极长度和栅极宽度分别表示为Li和Wi。

除了栅极尺寸以外的条件(例如，衬底上的每个区域的杂质浓度和结构)在晶体管Q1至Q6与晶体管DQ1至DQ6之间分别是相同的。因此，在具有不同栅极长度和不同栅极宽度的晶体管之间，性能是不同的。当虚拟存储单元1a中所保护的晶体管DQ1至DQ6的性能与存储单元1中所包含的对应晶体管Q1至Q6的性能不同时，即使其它写条件相同，写时间在虚拟存储单元1a与存储单元1之间也是不同的。

虚拟存储单元1a和存储单元1之间的写时间的差别可以通过利用计算机进行电路模拟来获得。这里的“电路模拟”表示通过其可以获得由制造误差等引起的晶体管尺寸的误差分布等、以及存储单元的写时间的起伏的模拟。设计虚拟存储单元1a使得虚拟存储单元1a的写时间与存储单元1的写时间的最大值(下面将其称为“最长的写时间”)相同或比其稍长。因此，可以保证对每个存储单元1进行的写操作，但同时可以减少半导体存储器件的功耗。

下面将通过例示图6至10中的根据本实施例的半导体存储器件的更具体的电路结构来说明对存储单元1进行写的具体过程。这里的“导通”状态指的是通过在栅电极上施加预定电压而在源电极和漏电极之间具有连续性的状态，而这里的“截止”状态指的是由于没有在栅电极上施加预定电压而在源电极和漏电极之间没有连续性的状态。

图6示出连接到虚拟存储单元1a的写状态检测部件6的例子的电路图。写状态检测部件6是用于输出电压电平取决于虚拟存储单元1a的写状态(节点DS1和DS2的电压电平)的写完成信号WRST，并且用于将虚拟存储单元1a的存储状态返回到初始状态的电路。

当不选择虚拟字线DWL(在L电平)时，写状态检测部件6的p型MOS晶体管QP3和n型MOS晶体管QN3都导通，并且作为反相器MI5的输出的写完成信号WRST处于L电平。并且虚拟存储单元1a的节点DS1处于H电平(VDD电平)，而虚拟存储单元1a的节点DS2处于L电平(地电平)。利用这些电压电平所示的初始状态中的虚拟存储单元1a的储存值是“1”。

另一方面，当选择虚拟字线DWL(处于H电平)时，p型MOS晶体管QP3和n型MOS晶体管QN3都截止。当节点DS1处于H电平时，写完成信号WRST处于L电平，并且当节点DS1处于L电平时，写完成信号WRST处于H电平。

如上所述，当虚拟字线DWL处于L电平时，写完成信号WRST处于L电平，并且当虚拟字线DWL处于H电平时，写完成信号WRST处于根据虚拟存储单元1a的写状态而定的电压电平上。写状态检测部件6将写完成信号WRST输出到写放大器控制部件7和其它时序控制电路(未示出)。

图7示出写放大器控制部件7和写放大器3的例子的电路图。写放大器控制部件7包括反相器MI6、2-输入AND电路MA2、以及包括2-输入NOR电路MR1和MR2的RS锁存电路R1。写放大器控制部件7基于写使能信号WEN和写完成信号WRST而产生写放大器控制信号WAE。写使能信号WEN表示可访问存储单元1和虚拟存储单元1a的时刻。虚拟写放大器3a的性能和结构与写放大器3的性能和结构相同。

图8示出写使能信号WEN、信号A、写完成信号WRST、以及写放大器控制信号WAE的时序图。在对存储单元1进行写的处理之前的初始状态下，将处于L电平的写使能信号WEN和处于L电平的写完成信号WRST输入到写放大器控制部件7。在状态下，写放大器控制部件7产生处于L电平的写放大器控制信号WAE。

当写使能信号WEN变到H电平时，在信号A上产生时间宽度由反相器MI6确定的窄脉冲，所述信号A是来自2-输入AND电路MA2的输出。信号A，即，用于RS锁存电路R1的置位输入使写放大器控制信号WAE变到H电平。换言之，基于写使能信号的变化(上升)，确定写放大器控制信号WAE的上升时刻，并且因此确定存储单元1的写操作开始时刻。并且基于写完成信号WRST的变化(上升)确定了写放大器控制信号WAE的下降时刻。下面将一步一步地说明写完成信号WRST的上升时刻。

将由写放大器控制部件7输出的写放大器信号WAE输入到所有写放大器3和虚拟放大器3a。然而，为了简化说明，只有一个写放大器3显示在图7中。将处于H电平的列选择信号CA输入到与包括存储单元1的列有关的写放大器3中，将对该存储单元1进行写操作，并将处于L电平的列选择信号CA输入到与包括存储单元1的列有关的写放大器3中，不对该存储单元1进行写操作。

当列选择信号CA和写放大器控制信号WAE都处于H电平，并且写数据INm也处于H电平时，来自3-输入NAND电路MN1的输出和来自3-输入NAND电路MN2的输出分别处于H电平和L电平。在这种状态下，来自反相器MI1和来自反相器MI2的输出分别处于L电平和H电平。因此，p型MOS晶体管QP1和n型MOS晶体管QN2导通，n型MOS晶体管QN1和p型MOS晶体管QP2截止。在这种状态下，位线BLm处于H电平，并且反相的位线/BLm处于L电平。在这种状态下，当选择字线WLn时，将“1”写到连接到字线WLn和位线对{BLm和/BLm}的存储单元1中。并且在写数据INm处于L电平时，使位线BLm和反相的位线/BLm分别处于L电平和H电平，将“0”写到存储单元1中。

当列选择信号CAm或写放大器控制信号WAE处于L电平时，p型MOS晶体管QP1和QP2以及n型MOS晶体管QN1和QN2都截止。因此，写放大器3处于高阻抗(无效)状态。

另一方面，将写放大器控制信号WAE、虚拟列选择信号DCA、以及数据DIN都输入到虚拟放大器3a中。与将任何列选择信号CAm控制在H电平同步，将虚拟列选择信号DCA控制在H电平。虚拟数据DIN恒定地处在L电平，并在对任何存储单元1进行写操作时，确保将“0”写到虚拟存储单元1a。

图9是示出预充电电路部件2和与预充电电路部件2属于相同列的存储单元1的例子的电路图。这个预充电电路部件2包括预充电晶体管Q7和Q8以及均衡器晶体管Q9，它们都是p型MOS晶体管。

当对存储单元1和虚拟存储单元1a进行写操作时，将位线预充电线PCGL控制在H电平，并且预充电电路部件2处于高阻抗状态，即无效状态。另一方面，当不进行写操作时，将位线预充电线PCGL被控制在L电平，由此预充电电路部件2处于有效状态，使位线对{BLm和/BLm}处于等电位。在这种状态下，位线对{BLm和/BLm}采取H电平(VDD电平)。

用于存储单元1的数据写操作在存储单元1和位线对{BLm和/BLm}电连接的状态下在位线对{BLm和/BLm}之间提供电位差。在图9所示的存储单元1上，字线WL被控制在H电平，并由此存储单元1和位线对{BLm和/BLm}电连接，并且节点S1和S2的电压电平根据由写放大器3控制的位线对{BLm和/BLm}之间的电位差变化。

在存储单元1的写操作期间，当节点S1和S2分别采取H电平和L电平时，存储单元1储存“1”，并在节点S1和S2分别采取L电平和H电平时，存储单元1储存“0”。

与存储单元1的写操作类似，虚拟存储单元1a的写操作是在虚拟存储单元1a和虚拟位线对{DBL和/DBL}电连接的状态下、通过使用虚拟写放大器3a在虚拟位线对{DBL和/DBL}之间提供电位差。在虚拟存储单元1a的写操作期间，当节点DS1和DS2分别采取L电平和H电平时，虚拟存储单元1a储存“0”。

这里，将再次参照图6至图8。当写操作开始时，将图6所示的虚拟位线对{DBL和/DBL}分别控制在L电平和H电平，由此虚拟存储单元1a的节点DS1和DS2从H电平和L电平分别变到L电平和H电平。并在虚拟存储单元1a的节点DS1和DS2分别采取L电平和H电平时，写完成信号WRST变到H电平。

如图7和8所示，写放大器控制信号WAE响应被控制在H电平的写完成信号WRST而变到L电平。并且当写放大器控制信号WAE处于L电平时，写放大器3的p型MOS晶体管QP1和QP2以及n型MOS晶体管QN1和QN2都截止。由此写放大器3处于高阻抗状态，并且存储单元1和虚拟存储单元1a的写操作结束。

如上所述，写放大器控制信号WAE的脉冲宽度，即，存储单元1和虚拟存储单元1a的写操作的时间长度由写使能信号WEN的上升时刻和写完成信号WRST的上升时刻确定。并且写完成信号WRST的上升时刻由虚拟存储单元1a的写完成时刻确定。换言之，基于完成储存用于虚拟存储单元1a的数据的时刻，确定存储单元1的写操作的结束时刻。

与写操作的结束时刻同步，将字线WLn、虚拟字线DWL和位线预充电线PCGL控制在L电平。由此所有存储单元1都处于高阻抗状态并且保持储存状态。另一方面，虚拟存储单元1a的储存值从“0”变到“1”(初始值)。这是因为虚拟存储单元1a的节点DS1和DS2从L电平和H电平分别变到H电平和L电平，这归因于写状态检测部件6的行为。字线WLn、虚拟字线DWL和位线预充电线PCGL的电压供应时刻可以由写完成信号WRST或写放大器控制信号WAE确定。

在刚刚开始写操作之后，虚拟存储单元1a的节点DS1和DS2的电压电平按照连续方式而不是按照离散方式在H电平和L电平之间变化。用于使电压变化所需的时间取决于虚拟存储单元1a中所包含的晶体管的性能等。

这里，参照图10，将说明随着时间的流逝，在虚拟存储单元1a的写操作期间，节点DS1和DS2等的电压变化。图10示出随着时间的流逝，虚拟字线DWL、虚拟位线DBL、反相虚拟位线/DBL和节点DS1和DS2的电压变化。

首先，在初始状态下，节点DS1处于H电平，而节点DS2处于L电平。在这种状态下，图3所示的负载晶体管DQ6和驱动晶体管DQ4分别导通和截止。并且图3所示的负载晶体管DQ5和驱动晶体管DQ3分别截止和导通。

接着，与由虚拟写放大器3a控制从而分别处于L电平和H电平的虚拟位线对{DBL和/DBL}同步，将虚拟字线DWL和位线预充电线PCGL分别控制在H电平和L电平。如图10所示，当虚拟字线DWL的电压电平超过存取晶体管DQ1的操作阈值时，节点DS1的电压电平以预定速度下降到电压电平V1，所述电压电平V1由存取晶体管DQ1和负载晶体管DQ6的性能来确定。

如果节点DS1的电压电平在下降时到达V2，所述V2是来自第二反相器22的开关电压，则第二反相器22进行开关操作，并且节点DS2的电压电平从L电平变到H电平。并且如果节点DS2的电压电平在上升时到达电压V3，所述电压V3是来自第一反相器21的开关电压，则第一反相器21进行开关操作，并且节点DS1的电压电平变到L电平。节点DS1的电压电平处于L电平表示虚拟存储单元1a的写操作已经完成。

因此，虚拟存储单元1a的写时间T(D)显示在以下公式(7)中，

T(D)＝T1(D)+T2(D)+T3(D) …(7)

其中从虚拟位线DBL的电压上升时刻ta(或虚拟字线DWL的电压上升时刻)到第一反相器21进行开关操作的时刻tb的时间长度是T1(D)；从时刻tb到第二反相器22进行开关操作的时刻tc的时间长度是T2(D)；并且从时刻tc到节点DS1采取H电平的时刻td的时间长度是T3(D)。

同样，存储单元1的写时间T(M)显示在以下公式(8)中，

T(M)＝T1(M)+T2(M)+T3(M) …(8)

其中从位线对BLn的电压下降时刻ta’(或反相位线/BLn的电压下降时刻)(＝ta)到第一反相器11进行开关操作的时刻tb’的时间长度是T1(M)；从时刻tb’到第二反相器12进行开关操作的时刻tc’的时间长度是T2(M)；并且从时刻tc’到节点S1采取H电平的时刻td’的时间长度是T3(M)。

在根据本实施例的半导体存储器件中，虚拟存储单元1a的写时间T(D)与存储单元1的最长写时间T(Mmax)之间的关系满足以下公式(9)，

T(D)＝T(Mmax)+Δt …(9)

其中Δt大于0，并且为了减少写时间，优选接近于0。

下面将说明这种虚拟存储单元1a的设计程序的例子。首先，设计存储单元1，并通过使用电路模拟获得所设计的存储单元1的最长写时间T(Mmax)。并且通过调整存储单元1中所包含的晶体管的性能等来设计虚拟存储单元1a，从而使获得的最长写时间T(Mmax)大于或等于考虑到制造误差的最短写时间。

为了获得满足公式(9)的时间T1(D)>T1(M)，使存取晶体管DQ1的性能低于存取晶体管Q1的性能，并且使负载晶体管DQ6的性能高于负载晶体管Q6的性能。因此，通过调节存取晶体管DQ1和/或负载晶体管DQ6的性能，可以减小节点DS1的电压下降速度。

并且为了获得时间T1(D)>T1(M)，使驱动晶体管DQ3的性能高于驱动晶体管Q3的性能，并使负载晶体管DQ5的性能低于负载晶体管Q5的性能。因此，通过调节驱动晶体管DQ3和/或负载晶体管DQ5，可以降低第一反相器21的开关电压电平。

为了获得满足公式(9)的时间T2(D)>T2(M)，使存取晶体管DQ2的性能低于存取晶体管Q2的性能，并且使驱动晶体管DQ3的性能高于驱动晶体管Q3的性能。因此，通过调节存取晶体管DQ2和/或驱动晶体管DQ3的性能，可以减慢节点DS2的电压上升速度。

并且为了获得时间T2(D)>T2(M)，使驱动晶体管DQ4的性能低于驱动晶体管Q4的性能，并使负载晶体管DQ6的性能高于负载晶体管Q6的性能。因此，通过调节驱动晶体管DQ4和/或负载晶体管DQ6的性能，可以提高第二反相器22的开关电压电平。

上述所有条件都表示为如下列公式(10)至(15)所示的晶体管的栅极长度和栅极宽度。

D1>L1 和/或 DW1<W1 …(10)

DL2>L2 和/或 DW2<W2 …(11)

DL3<L3 和/或 DW3>W3 …(12)

DL4>L4 和/或 DW4<W4 …(13)

DL5>L5 和/或 DW5<W5 …(14)

DL6<L6 和/或 DW6>W6 …(15)

可以任意施加上述公式(10)至(15)所示条件中的条件。因此，如果虚拟存储单元1a中所包含的晶体管DQ1至DQ6当中的至少一个晶体管的性能不同于存储单元1中所包含的晶体管Q1至Q6当中的对应晶体管的性能，则可以满足公式(9)中所示的条件。

虚拟存储单元1a中所包含的晶体管DQ1、DQ3和DQ5以及虚拟存储单元1a中所包含的晶体管DQ2、DQ4和DQ6分别按照关于对称中心的点对称方式进行设置。在满足公式(9)的情况下，在虚拟存储单元1a中所包含的并且按照对称方式设置的晶体管DQ1至DQ6当中的至少一个晶体管的尺寸更可能不同于存储单元中所包含的晶体管DQ1至DQ6当中的对应的和对称设置的晶体管的尺寸。

即使存取晶体管DQ1和Q1以及负载晶体管DQ6和Q6的性能相同，通过在节点DS1上施加负载(插入电容元件)，可以使时间T1(D)比时间T1(M)长。换言之，当使节点DS1上的负载大于节点S1上的负载时，即使其它条件相同，虚拟存储单元1a的写时间比存储单元1的写时间长。

根据通过电路模拟获得的虚拟存储单元1a的最佳写时间确定虚拟存储单元1a中所包含的至少一个晶体管的尺寸与存储单元1中所包含的对应晶体管的尺寸不同的程度以及负载插入到节点DS1的程度。

使虚拟存储单元1a的写时间长于存储单元1的写时间的方法可以是使虚拟存储单元1a的性能不同于存储单元1的性能以外的方法。例如，通过使虚拟位线DBL上的负载大于位线BL上的负载，可以使虚拟存储单元1a的写时间长于存储单元1的写时间。可以根据通过电路模拟获得的虚拟存储单元1a的最佳写时间来确定在虚拟位线DBL上施加多大的负载。

此外，通过使虚拟写放大器3a的性能低于写放大器3的性能，可以使虚拟存储单元1a的写时间长于存储单元1的写时间。可以根据通过电路模拟获得的虚拟存储单元1a的最佳写时间来确定调整写放大器3的性能的程度。

上述方法只是例子，并且还可以采用这些方法以外的方法使虚拟存储单元1a的写时间大于或等于存储单元1的最大写时间。另外，图2和3所示的电路只是存储单元1和虚拟存储单元1a的例子。因此，例如，负载晶体管Q5和Q6以及DQ5和DQ6可以用电阻元件代替。存储单元1和虚拟存储单元1a的布图可以不是点对称的，如图4和5所示，并且例如可以是X轴对称或y轴对称的。

在根据本实施例的半导体存储器件上，设计虚拟存储单元1a的写时间使其大于或等于存储单元1的最大写时间。并且基于表示虚拟存储单元1a的写操作已经完成的写完成信号，确定存储单元1和虚拟存储单元1a的写操作的结束时刻。

相应地，根据本实施例的半导体存储器件能够产生写控制信号(写放大器控制信号WAE)，该信号具有确保完成对所有存储单元1的写操作的最佳脉宽。换言之，根据本实施例的半导体存储器件，在完成储存用于存储单元1的数据之前没有结束写操作，并使写时间不会过分地长于所需的时间。因此，根据本实施例，可以实现能以低功耗高速地进行写操作的半导体存储器件。

本实施例的半导体存储器件不仅可应用于单个存储器件，而且还可应用于各种半导体器件，如结合存储器电路的系统器件。

本发明的概念还可应用于读操作。换言之，通过设计半导体存储器件，其中用于读取虚拟存储单元中的储存数据所需的读时间长于用于读取存储单元中的储存数据所需的读时间，可以使读时刻控制最优化。

根据本发明的的半导体存储器件可以确保写所有存储单元，而与由制造误差等引起的存储单元的性能上的差别无关，并且还可以减少写操作时间和功耗。

尽管前面已经详细地对本发明进行了说明，但是前面的说明在各个方面都是说明性的而不是限制性的。应该理解，在不脱离本发明的范围的情况下可以设计出各种其它修改和变化。

Claims

1、一种半导体存储器件，其中通过使用虚拟存储单元来确定存储单元的写操作结束时刻，其包括：

多个存储单元；

虚拟存储单元；

写状态检测部件，用于输出电压电平取决于所述虚拟存储单元的存储状态的写完成信号；以及

写操作部件，用于基于所述写完成信号执行写操作；其中

所述虚拟存储单元所需的写时间大于所述存储单元所需的写时间的最大值。

2、根据权利要求1所述的半导体存储器件，其中所述虚拟存储单元中所包含的与包含在所述存储单元中的晶体管相对应的晶体管按照与所述存储单元中包含的所述晶体管相同的方式连接，并且所述虚拟存储单元中所包含的至少一个晶体管的性能不同于在所述存储单元中包含的与包含在所述虚拟存储单元中的所述至少一个晶体管相对应的晶体管的性能。

3、根据权利要求2所述的半导体存储器件，其中所述虚拟存储单元中所包含的所述至少一个晶体管的栅极长度不同于所述存储单元中所包含的与包含在所述虚拟存储单元中的所述至少一个晶体管相对应的所述晶体管的栅极长度。

4、根据权利要求2所述的半导体存储器件，其中所述虚拟存储单元中所包含的所述至少一个晶体管的栅极宽度不同于所述存储单元中所包含的与包含在所述虚拟存储单元中的所述至少一个晶体管相对应的晶体管的栅极宽度。

5、根据权利要求2所述的半导体存储器件，其中所述虚拟存储单元中所包含的多个晶体管当中的至少两个晶体管按照对称方式进行设置，并且按照对称方式设置的所述晶体管的栅极长度彼此不同。

6、根据权利要求2所述的半导体存储器件，其中所述虚拟存储单元中所包含的所述多个晶体管当中的至少两个晶体管按照对称方式进行设置，并且按照对称方式设置的所述晶体管的栅极宽度彼此不同。

7、根据权利要求1所述的半导体存储器件，其中所述虚拟存储单元中所包含的与包含在所述存储单元中的晶体管相对应的晶体管按照与所述存储单元中包含的所述晶体管相同的方式连接，并且所述虚拟存储单元中所包含的预定节点上的负载大于所述存储单元中所包含的与包含在所述虚拟存储单元中的所述预定节点相对应的节点上的负载。

8、根据权利要求1所述的半导体存储器件，其中连接到所述虚拟存储单元的虚拟位线上的负载大于连接到所述存储单元的位线上的负载。

9、根据权利要求1所述的半导体存储器件，包括写操作部件，该写操作部件包括：

写放大器，用于控制施加到连接到所述存储单元的位线对的电压；以及

虚拟写放大器，用于控制施加到连接到所述虚拟存储单元的虚拟位线对的电压，其中

所述虚拟写放大器的性能低于所述写放大器的性能。