JP2001006372A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 書き込みドライバの制御のみで自動的にビッ
ト線リカバリ動作が行われるようにして、タイミングマ
ージンの向上と消費電力低減を図った半導体記憶装置を
提供する。 【解決手段】 ＳＲＡＭは、メモリセルアレイ１と、ビ
ット線ＢＬ，ｂＢＬに書き込みデータを転送し、書き込
み後低レベルになったビット線ＢＬ，ｂＢＬに電位回復
のための高レベル電圧を供給する書き込みドライバ３
と、ビット線ＢＬ，ｂＢＬに読み出されるデータを検知
増幅するセンスアンプ２と、ビット線ＢＬ，ｂＢＬに設
けられてビット線電位により自動的にオンオフ制御され
る電流源負荷４とを有する。電流源負荷４は、ビット線
ＢＬ，ｂＢＬと電源端子ＶCCの間に設けられたＰＭＯＳ
トランジスタＱＰ１，ＱＰ２と、これらをビット線Ｂ
Ｌ，ｂＢＬの反転電位により制御するインバータＩ４に
より構成した。
ト線リカバリ動作が行われるようにして、タイミングマ
ージンの向上と消費電力低減を図った半導体記憶装置を
提供する。 【解決手段】 ＳＲＡＭは、メモリセルアレイ１と、ビ
ット線ＢＬ，ｂＢＬに書き込みデータを転送し、書き込
み後低レベルになったビット線ＢＬ，ｂＢＬに電位回復
のための高レベル電圧を供給する書き込みドライバ３
と、ビット線ＢＬ，ｂＢＬに読み出されるデータを検知
増幅するセンスアンプ２と、ビット線ＢＬ，ｂＢＬに設
けられてビット線電位により自動的にオンオフ制御され
る電流源負荷４とを有する。電流源負荷４は、ビット線
ＢＬ，ｂＢＬと電源端子ＶCCの間に設けられたＰＭＯＳ
トランジスタＱＰ１，ＱＰ２と、これらをビット線Ｂ
Ｌ，ｂＢＬの反転電位により制御するインバータＩ４に
より構成した。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特にＳＲＡＭにおけるビット線の電流源負荷に
関する。
に係り、特にＳＲＡＭにおけるビット線の電流源負荷に
関する。
【０００２】
【従来の技術】図９は、従来のＳＲＡＭのコア回路の構
成を示している。メモリセルアレイ１は複数のビット線
対ＢＬ，ｂＢＬ（ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ
１，…）と複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）
の各交差部にメモリセルＭＣを配置して構成される。ビ
ット線対ＢＬ，ｂＢＬの一端には電流源負荷４としてＰ
ＭＯＳトランジスタＱＰ１，ＱＰ２が接続され、他端は
カラムゲート５を介してデータ線対ＤＬ，ｂＤＬに接続
される。データ線対ＤＬ，ｂＤＬにはデータ書き込みの
ための書き込みドライバ３が設けられ、またデータ読み
出しのためのセンスアンプ２が設けられる。
成を示している。メモリセルアレイ１は複数のビット線
対ＢＬ，ｂＢＬ（ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ
１，…）と複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）
の各交差部にメモリセルＭＣを配置して構成される。ビ
ット線対ＢＬ，ｂＢＬの一端には電流源負荷４としてＰ
ＭＯＳトランジスタＱＰ１，ＱＰ２が接続され、他端は
カラムゲート５を介してデータ線対ＤＬ，ｂＤＬに接続
される。データ線対ＤＬ，ｂＤＬにはデータ書き込みの
ための書き込みドライバ３が設けられ、またデータ読み
出しのためのセンスアンプ２が設けられる。
【０００３】データ書き込み時、図１０に示すように書
き込み信号／ＷＥが“Ｌ”になり、書き込みデータＤＩ
Ｎに応じてデータ線対ＤＬ，ｂＤＬの一方が“L”、他方
が“Ｈ”になる。これがカラムゲート５により選択され
ているビット線対ＢＬ，ｂＢＬに転送され、ワード線Ｗ
Ｌにより選択されているメモリセルＭＣに書き込まれ
る。書き込みが終了すると、書き込み信号が／ＷＥ＝
“Ｈ”になり、データ線対ＤＬ，ｂＤＬはともに“Ｈ”
となって、ビット線対ＢＬ，ｂＢＬを次のデータ読み出
しまたは書き込みに備えて共に“Ｈ”レベルにするライ
トリカバリ動作が行われる。リカバリ動作では、プリチ
ャージ信号／ＰＣＨが“Ｌ”になり、ビット線負荷ＰＭ
ＯＳトランジスタＱＰ１，ＱＰ２がオンとなる。
き込み信号／ＷＥが“Ｌ”になり、書き込みデータＤＩ
Ｎに応じてデータ線対ＤＬ，ｂＤＬの一方が“L”、他方
が“Ｈ”になる。これがカラムゲート５により選択され
ているビット線対ＢＬ，ｂＢＬに転送され、ワード線Ｗ
Ｌにより選択されているメモリセルＭＣに書き込まれ
る。書き込みが終了すると、書き込み信号が／ＷＥ＝
“Ｈ”になり、データ線対ＤＬ，ｂＤＬはともに“Ｈ”
となって、ビット線対ＢＬ，ｂＢＬを次のデータ読み出
しまたは書き込みに備えて共に“Ｈ”レベルにするライ
トリカバリ動作が行われる。リカバリ動作では、プリチ
ャージ信号／ＰＣＨが“Ｌ”になり、ビット線負荷ＰＭ
ＯＳトランジスタＱＰ１，ＱＰ２がオンとなる。
【０００４】大容量化したＳＲＡＭではビット線容量及
びデータ線容量が大きいため、書き込みドライバ３のみ
でリカバリ動作を行うことは、高速性能の点で問題があ
る。このため、リカバリ動作では、図１０に示すよう
に、プリチャージ信号／ＰＣＨを“Ｌ”として、ビット
線源負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２をオンに
して、ビット線対ＢＬ，ｂＢＬの充電を加速するように
している。データ書込み及び読出し動作では、プリチャ
ージ信号は／ＰＣＨ＝“Ｈ”を保つ。
びデータ線容量が大きいため、書き込みドライバ３のみ
でリカバリ動作を行うことは、高速性能の点で問題があ
る。このため、リカバリ動作では、図１０に示すよう
に、プリチャージ信号／ＰＣＨを“Ｌ”として、ビット
線源負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２をオンに
して、ビット線対ＢＬ，ｂＢＬの充電を加速するように
している。データ書込み及び読出し動作では、プリチャ
ージ信号は／ＰＣＨ＝“Ｈ”を保つ。
【０００５】
【発明が解決しようとする課題】しかし、従来のビット
線リカバリ制御の方式では、書き込みドライバ３のオン
オフとビット線負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ
２のオンオフのタイミングを調整しなければならず、タ
イミングがずれると、書き込みデータの破壊や無駄な電
力消費の原因となる。更にビット線負荷によるリカバリ
は、同一ワード線により選択される全てのビット線に対
して行われるので、負荷のゲート容量の充放電でも多大
の電力が消費される。この発明は、書き込みドライバの
制御のみで自動的にビット線リカバリ動作が行われるよ
うにして、タイミングマージンの向上と消費電力低減を
図った半導体記憶装置を提供することを目的とする。
線リカバリ制御の方式では、書き込みドライバ３のオン
オフとビット線負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ
２のオンオフのタイミングを調整しなければならず、タ
イミングがずれると、書き込みデータの破壊や無駄な電
力消費の原因となる。更にビット線負荷によるリカバリ
は、同一ワード線により選択される全てのビット線に対
して行われるので、負荷のゲート容量の充放電でも多大
の電力が消費される。この発明は、書き込みドライバの
制御のみで自動的にビット線リカバリ動作が行われるよ
うにして、タイミングマージンの向上と消費電力低減を
図った半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、ビット線とワード線が交差して配設され、そ
の交差部にメモりセルが配置されたメモリセルアレイ
と、前記ビット線に書き込みデータを転送すると共に、
書き込み後低レベルになったビット線に高レベル電圧を
供給してリカバリ動作を行う書き込みドライバと、前記
ビット線に読み出されるデータを検知増幅するセンスア
ンプと、前記ビット線と電源端子との間に設けられてビ
ット線電位により制御され、前記書込みドライバによる
リカバリ動作においてビット線があるレベルまで電位回
復することによりオンしてリカバリ動作を加速する電流
源負荷とを有することを特徴とする。
憶装置は、ビット線とワード線が交差して配設され、そ
の交差部にメモりセルが配置されたメモリセルアレイ
と、前記ビット線に書き込みデータを転送すると共に、
書き込み後低レベルになったビット線に高レベル電圧を
供給してリカバリ動作を行う書き込みドライバと、前記
ビット線に読み出されるデータを検知増幅するセンスア
ンプと、前記ビット線と電源端子との間に設けられてビ
ット線電位により制御され、前記書込みドライバによる
リカバリ動作においてビット線があるレベルまで電位回
復することによりオンしてリカバリ動作を加速する電流
源負荷とを有することを特徴とする。
【０００７】この発明において、ビット線の電流源負荷
は、ビット線電位により自動的に制御され、書込みドラ
イバによるリカバリ動作においてビット線があるレベル
まで電位回復することによりオンしてリカバリ動作を加
速するものとしている。従って、書込みドライバとの間
でタイミング調整は要らないため、タイミングマージン
が向上し、負荷の制御で消費されていた無駄な電力も削
減される。
は、ビット線電位により自動的に制御され、書込みドラ
イバによるリカバリ動作においてビット線があるレベル
まで電位回復することによりオンしてリカバリ動作を加
速するものとしている。従って、書込みドライバとの間
でタイミング調整は要らないため、タイミングマージン
が向上し、負荷の制御で消費されていた無駄な電力も削
減される。
【０００８】具体的に例えば、この発明における電流源
負荷は、ドレインがビット線に接続され、ソースが電源
端子に接続されたＰＭＯＳトランジスタと、このＰＭＯ
Ｓトランジスタのゲートにビット線の電位を反転して与
えるインバータとを備えて構成される。これにより、書
込みドライバによるリカバリ動作において、低レベル側
に遷移したビット線の電位がインバータの回路しきい値
まで回復すると自動的にＰＭＯＳトランジスタがオンし
て、そのビット線の高レベルへの回復を加速する動作が
行われる。またデータ書込み時は、“Ｌ”レベルに遷移
するビット線では、その電位がインバータの回路しきい
値以下になると電流源ＰＭＯＳトランジスタがオフにな
り、無駄な電流を流すことなく、高速のデータ書込みが
可能になる。
負荷は、ドレインがビット線に接続され、ソースが電源
端子に接続されたＰＭＯＳトランジスタと、このＰＭＯ
Ｓトランジスタのゲートにビット線の電位を反転して与
えるインバータとを備えて構成される。これにより、書
込みドライバによるリカバリ動作において、低レベル側
に遷移したビット線の電位がインバータの回路しきい値
まで回復すると自動的にＰＭＯＳトランジスタがオンし
て、そのビット線の高レベルへの回復を加速する動作が
行われる。またデータ書込み時は、“Ｌ”レベルに遷移
するビット線では、その電位がインバータの回路しきい
値以下になると電流源ＰＭＯＳトランジスタがオフにな
り、無駄な電流を流すことなく、高速のデータ書込みが
可能になる。
【０００９】電流源負荷は更に、上述のＰＭＯＳトラン
ジスタとインバータに加えて、ドレインがビット線に接
続され、ソースが接地端子に接続され、ゲートに前記イ
ンバータの出力が与えられるＮＭＯＳトランジスタを備
えることができる。これは、電流源負荷が、二つのイン
バータの入出力を逆並列接続したフリップフロップを構
成したことになる。この様な電流源負荷を用いると、デ
ータ書込み時、低レベル側に遷移するビット線側でＮＭ
ＯＳトランジスタがオンとなり、そのビット線のレベル
遷移が加速される。従って一層の高速データ書込みが可
能になる。
ジスタとインバータに加えて、ドレインがビット線に接
続され、ソースが接地端子に接続され、ゲートに前記イ
ンバータの出力が与えられるＮＭＯＳトランジスタを備
えることができる。これは、電流源負荷が、二つのイン
バータの入出力を逆並列接続したフリップフロップを構
成したことになる。この様な電流源負荷を用いると、デ
ータ書込み時、低レベル側に遷移するビット線側でＮＭ
ＯＳトランジスタがオンとなり、そのビット線のレベル
遷移が加速される。従って一層の高速データ書込みが可
能になる。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態１によ
るＳＲＡＭのコア回路構成を示している。その基本構成
は、従来の図８と同様であり、メモリセルアレイ１は複
数のビット線対ＢＬ，ｂＢＬ（ＢＬ０，ｂＢＬ０，ＢＬ
１，ｂＢＬ１，…）と複数のワード線ＷＬ（ＷＬ０，Ｗ
Ｌ１，…）の各交差部にメモリセルＭＣを配置して構成
される。ビット線対ＢＬ，ｂＢＬの一端には電流源負荷
４としてＰＭＯＳトランジスタＱＰ１，ＱＰ２が接続さ
れ、他端はカラムゲート５を介してデータ線対ＤＬ，ｂ
ＤＬに接続される。データ線対ＤＬ，ｂＤＬにはデータ
書き込みのための書き込みドライバ３が設けられ、また
データ読み出しのためのセンスアンプ２が設けられる。
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態１によ
るＳＲＡＭのコア回路構成を示している。その基本構成
は、従来の図８と同様であり、メモリセルアレイ１は複
数のビット線対ＢＬ，ｂＢＬ（ＢＬ０，ｂＢＬ０，ＢＬ
１，ｂＢＬ１，…）と複数のワード線ＷＬ（ＷＬ０，Ｗ
Ｌ１，…）の各交差部にメモリセルＭＣを配置して構成
される。ビット線対ＢＬ，ｂＢＬの一端には電流源負荷
４としてＰＭＯＳトランジスタＱＰ１，ＱＰ２が接続さ
れ、他端はカラムゲート５を介してデータ線対ＤＬ，ｂ
ＤＬに接続される。データ線対ＤＬ，ｂＤＬにはデータ
書き込みのための書き込みドライバ３が設けられ、また
データ読み出しのためのセンスアンプ２が設けられる。
【００１１】メモリセルＭＣは、図２に示すように、イ
ンバータＩ１１，Ｉ１２を逆並列に接続してなるフリッ
プフロップによるＳＲＡＭセルであり、そのノードＮ
１，Ｎ２はワード線ＷＬにより駆動されるトランスファ
ゲートＮＭＯＳトランジスタＱＮ１１，ＱＮ１２を介し
てそれぞれビット線ＢＬ，ｂＢＬに接続されている。こ
の実施の形態において、電流源負荷４は、ソースを電源
端子ＶCCに接続し、ドレインをそれぞれビット線対Ｂ
Ｌ，ｂＢＬに接続したＰＭＯＳトランジスタＱＰ１，Ｑ
Ｐ２と、これらのゲートにそれぞれビット線対ＢＬ，ｂ
ＢＬの電位を反転して与えるインバータＩ４とを備えて
構成される。従って電流源負荷４は、制御端子を持た
ず、後に説明するように、データ書き込み後のリカバリ
動作等において、ビット線対ＢＬ，ｂＢＬの電位により
自動的にオンオフが制御されて、リカバリ動作を加速す
る動作が行われる。
ンバータＩ１１，Ｉ１２を逆並列に接続してなるフリッ
プフロップによるＳＲＡＭセルであり、そのノードＮ
１，Ｎ２はワード線ＷＬにより駆動されるトランスファ
ゲートＮＭＯＳトランジスタＱＮ１１，ＱＮ１２を介し
てそれぞれビット線ＢＬ，ｂＢＬに接続されている。こ
の実施の形態において、電流源負荷４は、ソースを電源
端子ＶCCに接続し、ドレインをそれぞれビット線対Ｂ
Ｌ，ｂＢＬに接続したＰＭＯＳトランジスタＱＰ１，Ｑ
Ｐ２と、これらのゲートにそれぞれビット線対ＢＬ，ｂ
ＢＬの電位を反転して与えるインバータＩ４とを備えて
構成される。従って電流源負荷４は、制御端子を持た
ず、後に説明するように、データ書き込み後のリカバリ
動作等において、ビット線対ＢＬ，ｂＢＬの電位により
自動的にオンオフが制御されて、リカバリ動作を加速す
る動作が行われる。
【００１２】データ線ＤＬ，ｂＤＬに接続される書込み
ドライバ３は、書込み信号／ＷＥにより制御されるＮＯ
ＲゲートＧ１，Ｇ２を主体として構成される。ＮＯＲゲ
ートＧ１，Ｇ２には書き込みデータＤＩＮとこれをイン
バータＩ３により反転したデータが入力される。従っ
て、書込み信号／ＷＥが“Ｌ”にときに、書込みデータ
ＤＩＮの“Ｈ”，“Ｌ”に応じて、データ線対ＤＬ，ｂ
ＤＬに一方が“Ｈ”で他方が“Ｌ”となる相補信号が供
給される。
ドライバ３は、書込み信号／ＷＥにより制御されるＮＯ
ＲゲートＧ１，Ｇ２を主体として構成される。ＮＯＲゲ
ートＧ１，Ｇ２には書き込みデータＤＩＮとこれをイン
バータＩ３により反転したデータが入力される。従っ
て、書込み信号／ＷＥが“Ｌ”にときに、書込みデータ
ＤＩＮの“Ｈ”，“Ｌ”に応じて、データ線対ＤＬ，ｂ
ＤＬに一方が“Ｈ”で他方が“Ｌ”となる相補信号が供
給される。
【００１３】データ線対ＤＬ，ｂＤＬに接続されるセン
スアンプ２は、高速の増幅作用のために電流増幅型とす
ることが好ましい。具体的に電流増幅型のセンスアンプ
２は例えば、図３のように構成される。ビット線対の一
方ＢＬに接続されるセンス入力ノードＳＡＩＮ１と接地
端子ＶSSの間に、ＰＭＯＳトランジスタＱＰ３１，ＱＰ
３３が直列接続され、他方ｂＢＬに接続されるセンス入
力ノードＳＡＩＮ２と接地端子ＶSSの間に、ＰＭＯＳト
ランジスタＱＰ３２，ＱＰ３４が直列接続される。ＰＭ
ＯＳトランジスタＱＰ３３，ＱＰ３４のゲートには活性
化信号／ＳＡが入る。ＰＭＯＳトランジスタＱＰ３１の
ゲートは、ＰＭＯＳトランジスタＱＰ３２とＱＰ３４の
接続ノードＮ１２に接続され、ＰＭＯＳトランジスタＱ
Ｐ３２のゲートは、ＰＭＯＳトランジスタＱＰ３１とＱ
Ｐ３３の接続ノードＮ１１に接続される。接続ノードＮ
１１，Ｎ１２がセンス出力ノードＳＡＯＵＴ１，ＳＡＯ
ＵＴ２となる。
スアンプ２は、高速の増幅作用のために電流増幅型とす
ることが好ましい。具体的に電流増幅型のセンスアンプ
２は例えば、図３のように構成される。ビット線対の一
方ＢＬに接続されるセンス入力ノードＳＡＩＮ１と接地
端子ＶSSの間に、ＰＭＯＳトランジスタＱＰ３１，ＱＰ
３３が直列接続され、他方ｂＢＬに接続されるセンス入
力ノードＳＡＩＮ２と接地端子ＶSSの間に、ＰＭＯＳト
ランジスタＱＰ３２，ＱＰ３４が直列接続される。ＰＭ
ＯＳトランジスタＱＰ３３，ＱＰ３４のゲートには活性
化信号／ＳＡが入る。ＰＭＯＳトランジスタＱＰ３１の
ゲートは、ＰＭＯＳトランジスタＱＰ３２とＱＰ３４の
接続ノードＮ１２に接続され、ＰＭＯＳトランジスタＱ
Ｐ３２のゲートは、ＰＭＯＳトランジスタＱＰ３１とＱ
Ｐ３３の接続ノードＮ１１に接続される。接続ノードＮ
１１，Ｎ１２がセンス出力ノードＳＡＯＵＴ１，ＳＡＯ
ＵＴ２となる。
【００１４】図３に示すセンスアンプ２では、選択され
たメモリセルＭＣのデータに応じてセンス入力ノードＳ
ＡＩＮ１，ＳＡＩＮ２に供給される電流の差が、ノード
Ｎ１１，Ｎ１２の電位差となり、これがＰＭＯＳトラン
ジスタＱＰ３１，ＱＰ３２に正帰還されることにより、
電流差が増幅される。これにより、センス出力ノードＳ
ＡＯＵＴ１，ＳＡＯＵＴ２に“Ｈ”，“Ｌ”出力が得ら
れる。
たメモリセルＭＣのデータに応じてセンス入力ノードＳ
ＡＩＮ１，ＳＡＩＮ２に供給される電流の差が、ノード
Ｎ１１，Ｎ１２の電位差となり、これがＰＭＯＳトラン
ジスタＱＰ３１，ＱＰ３２に正帰還されることにより、
電流差が増幅される。これにより、センス出力ノードＳ
ＡＯＵＴ１，ＳＡＯＵＴ２に“Ｈ”，“Ｌ”出力が得ら
れる。
【００１５】電流増幅型のセンスアンプ２として、図４
の構成を用いることもできる。これは、センス入力ノー
ドＳＡＩＮ１，ＳＡＩＮ２と接地端子ＶSSの間に２系統
の電流検出回路４１，４２が設けられ、これらの電流検
出回路４１，４２の出力を反転増幅するインバータ４
３，４４が設けられて構成される。一方の電流検出回路
４１は、カレントミラーを構成するＰＭＯＳトランジス
タＱＰ４１，ＱＰ４２と、これらのドレインと接地端子
ＶSSの間に設けられたＮＭＯＳトランジスタＱＮ４１，
ＱＮ４２により構成される。他方の電流検出回路４２は
同様に、カレントミラーを構成するＰＭＯＳトランジス
タＱＰ４３，ＱＰ４４と、これらのドレインと接地端子
ＶSSの間に設けられたＮＭＯＳトランジスタＱＮ４３，
ＱＮ４４により構成される。
の構成を用いることもできる。これは、センス入力ノー
ドＳＡＩＮ１，ＳＡＩＮ２と接地端子ＶSSの間に２系統
の電流検出回路４１，４２が設けられ、これらの電流検
出回路４１，４２の出力を反転増幅するインバータ４
３，４４が設けられて構成される。一方の電流検出回路
４１は、カレントミラーを構成するＰＭＯＳトランジス
タＱＰ４１，ＱＰ４２と、これらのドレインと接地端子
ＶSSの間に設けられたＮＭＯＳトランジスタＱＮ４１，
ＱＮ４２により構成される。他方の電流検出回路４２は
同様に、カレントミラーを構成するＰＭＯＳトランジス
タＱＰ４３，ＱＰ４４と、これらのドレインと接地端子
ＶSSの間に設けられたＮＭＯＳトランジスタＱＮ４３，
ＱＮ４４により構成される。
【００１６】但し、電流検出回路４１では、センス入力
ノードＳＡＩＮ１側のＰＭＯＳトランジスタＱＰ４１の
ゲート・ドレインが接続されているのに対し、電流検出
回路４２では逆に、センス入力ノードＳＡＩＮ２側のＰ
ＭＯＳトランジスタＱＰ４３のゲート・ドレインが接続
されている。また、電流検出回路４１では、ＮＭＯＳト
ランジスタＱＮ４２のゲート・ドレインが接続され、電
流検出回路４２では、ＮＭＯＳトランジスタＱＮ４４の
ゲート・ドレインが接続されている。
ノードＳＡＩＮ１側のＰＭＯＳトランジスタＱＰ４１の
ゲート・ドレインが接続されているのに対し、電流検出
回路４２では逆に、センス入力ノードＳＡＩＮ２側のＰ
ＭＯＳトランジスタＱＰ４３のゲート・ドレインが接続
されている。また、電流検出回路４１では、ＮＭＯＳト
ランジスタＱＮ４２のゲート・ドレインが接続され、電
流検出回路４２では、ＮＭＯＳトランジスタＱＮ４４の
ゲート・ドレインが接続されている。
【００１７】図４のセンスアンプ回路では、センス入力
ノードＳＡＩＮ１側の入力電流が大きいとすると、ＰＭ
ＯＳトランジスタＱＰ４２はＰＭＯＳトランジスタＱＰ
４１と同じ電流を流そうとする結果、そのソース・ドレ
イン間電圧が大きくなり、ノードＮ４１が電位低下す
る。逆に、センス入力ノードＮ２側の入力電流が大きい
場合は、ノードＮ４２が電位低下する。これらのノード
Ｎ４１，Ｎ４２の電位変化は、それぞれＮＭＯＳトラン
ジスタＱＮ４１，ＱＮ４３ドレイン電位変化となり、Ｐ
ＭＯＳトランジスタＱＰ４２，ＱＰ４４に帰還される。
以上の結果、データに応じてノードＮ４１，Ｎ４２の一
方が“Ｈ”、他方が“Ｌ”となり、これらがインバータ
４３，４４により反転されて出力される。
ノードＳＡＩＮ１側の入力電流が大きいとすると、ＰＭ
ＯＳトランジスタＱＰ４２はＰＭＯＳトランジスタＱＰ
４１と同じ電流を流そうとする結果、そのソース・ドレ
イン間電圧が大きくなり、ノードＮ４１が電位低下す
る。逆に、センス入力ノードＮ２側の入力電流が大きい
場合は、ノードＮ４２が電位低下する。これらのノード
Ｎ４１，Ｎ４２の電位変化は、それぞれＮＭＯＳトラン
ジスタＱＮ４１，ＱＮ４３ドレイン電位変化となり、Ｐ
ＭＯＳトランジスタＱＰ４２，ＱＰ４４に帰還される。
以上の結果、データに応じてノードＮ４１，Ｎ４２の一
方が“Ｈ”、他方が“Ｌ”となり、これらがインバータ
４３，４４により反転されて出力される。
【００１８】次に、図５を用いて、この実施の形態によ
るＳＲＡＭのデータ書込みとその後のリカバリ動作を説
明する。書込み信号／ＷＥが“Ｌ”になることにより、
書込みドライバ３は、書き込みデータＤＩＮに応じて、
データ線ＤＬ，ｂＤＬの一方に“Ｈ”、他方に“Ｌ”を
出力する。この相補信号はカラムゲート５により選択さ
れたビット線対ＢＬ，ｂＢＬに転送され、ワード線ＷＬ
により選択されたメモリセルＭＣに書き込まれる。ここ
までは従来と変わらない書込み動作である。
るＳＲＡＭのデータ書込みとその後のリカバリ動作を説
明する。書込み信号／ＷＥが“Ｌ”になることにより、
書込みドライバ３は、書き込みデータＤＩＮに応じて、
データ線ＤＬ，ｂＤＬの一方に“Ｈ”、他方に“Ｌ”を
出力する。この相補信号はカラムゲート５により選択さ
れたビット線対ＢＬ，ｂＢＬに転送され、ワード線ＷＬ
により選択されたメモリセルＭＣに書き込まれる。ここ
までは従来と変わらない書込み動作である。
【００１９】以上のデータ書込動作において、ビット線
対ＢＬ，ｂＢＬの一方ＢＬが“Ｈ”、他方ｂＢＬが
“Ｌ”なるデータが与えられたとする。このとき、電流
源負荷４のビット線ＢＬ側のＰＭＯＳトランジスタＱＰ
１はオンを保ち、ビット線ＢＬを“Ｈ”に保つ。ビット
線ｂＢＬは“Ｈ”に充電された状態から電位低下し、そ
の電位がインバータＩ４の回路しきい値より低くなる
と、インバータＩ４の出力が“Ｈ”、従ってＰＭＯＳト
ランジスタＱＰ２はオフになる。即ち、ビット線ｂＢＬ
は電流源負荷４からの電流供給がなくなり、ほぼ接地電
位ＶSSまで低下する。
対ＢＬ，ｂＢＬの一方ＢＬが“Ｈ”、他方ｂＢＬが
“Ｌ”なるデータが与えられたとする。このとき、電流
源負荷４のビット線ＢＬ側のＰＭＯＳトランジスタＱＰ
１はオンを保ち、ビット線ＢＬを“Ｈ”に保つ。ビット
線ｂＢＬは“Ｈ”に充電された状態から電位低下し、そ
の電位がインバータＩ４の回路しきい値より低くなる
と、インバータＩ４の出力が“Ｈ”、従ってＰＭＯＳト
ランジスタＱＰ２はオフになる。即ち、ビット線ｂＢＬ
は電流源負荷４からの電流供給がなくなり、ほぼ接地電
位ＶSSまで低下する。
【００２０】書込み信号／ＷＥが“Ｈ”になることによ
り、ライリカバリ動作が行われる。このとき、書込みド
ライバ３の出力は共に“Ｈ”になり、これが書込みで選
択されたビット線対ＢＬ，ｂＢＬに転送される。“Ｌ”
レベル側のビット線ｂＢＬは、書込みドライバ３の出力
により電位上昇し、これがインバータＩ４の回路しきい
値を超えると、ＰＭＯＳトランジスタＱＰ２がオンす
る。従ってその後は、ＰＭＯＳトランジスタＱＰ２を通
して電源ＶCCからビット線ｂＢＬに電流が供給されて、
リカバリ動作が加速される。即ち、リカバリ動作は、書
込みドライバ３と電流源負荷４の協働により行われる。
リカバリ終了前にカラムゲート５が閉じても、ビット線
のレベルがインバータの回路しきい値を超えていれば、
ＰＭＯＳトランジスタＱＰ２がリカバリ動作を継続す
る。
り、ライリカバリ動作が行われる。このとき、書込みド
ライバ３の出力は共に“Ｈ”になり、これが書込みで選
択されたビット線対ＢＬ，ｂＢＬに転送される。“Ｌ”
レベル側のビット線ｂＢＬは、書込みドライバ３の出力
により電位上昇し、これがインバータＩ４の回路しきい
値を超えると、ＰＭＯＳトランジスタＱＰ２がオンす
る。従ってその後は、ＰＭＯＳトランジスタＱＰ２を通
して電源ＶCCからビット線ｂＢＬに電流が供給されて、
リカバリ動作が加速される。即ち、リカバリ動作は、書
込みドライバ３と電流源負荷４の協働により行われる。
リカバリ終了前にカラムゲート５が閉じても、ビット線
のレベルがインバータの回路しきい値を超えていれば、
ＰＭＯＳトランジスタＱＰ２がリカバリ動作を継続す
る。
【００２１】以上のようにこの実施の形態によれば、ラ
イトリカバリのタイミングは、書込みドライバ３のタイ
ミング制御により自動的に決定され、従来のようにビッ
ト線電流源負荷の制御タイミングと書込みドライバのタ
イミングのズレを心配する必要はない。従ってタイミン
グマージンが大きいものとなる。また、データ書込み
時、“Ｌ”レベルに遷移するビット線側では電流源負荷
４が自動的にオフになり、無駄な電流を流すことはな
い。これにより、消費電力削減が図られる。
イトリカバリのタイミングは、書込みドライバ３のタイ
ミング制御により自動的に決定され、従来のようにビッ
ト線電流源負荷の制御タイミングと書込みドライバのタ
イミングのズレを心配する必要はない。従ってタイミン
グマージンが大きいものとなる。また、データ書込み
時、“Ｌ”レベルに遷移するビット線側では電流源負荷
４が自動的にオフになり、無駄な電流を流すことはな
い。これにより、消費電力削減が図られる。
【００２２】データ読み出し時は、ビット線対ＢＬ，ｂ
ＢＬが初期状態で“Ｈ”であり、電流源負荷４がオンし
ている。しかし、センスアンプ２として、図３或いは図
４に示したような電流増幅型センスアンプを用いれば、
電流源負荷４をオフにすることなく、確実なデータセン
スが可能である。即ち、選択されたメモリセルＭＣに流
れ込む電流に応じて、電流源負荷４からビット線対Ｂ
Ｌ，ｂＢＬを介してセンスアンプ２に流入する電流の差
を検知増幅することにより、電流源負荷４をオフにする
ことなく、高速のセンスが可能である。
ＢＬが初期状態で“Ｈ”であり、電流源負荷４がオンし
ている。しかし、センスアンプ２として、図３或いは図
４に示したような電流増幅型センスアンプを用いれば、
電流源負荷４をオフにすることなく、確実なデータセン
スが可能である。即ち、選択されたメモリセルＭＣに流
れ込む電流に応じて、電流源負荷４からビット線対Ｂ
Ｌ，ｂＢＬを介してセンスアンプ２に流入する電流の差
を検知増幅することにより、電流源負荷４をオフにする
ことなく、高速のセンスが可能である。
【００２３】［実施の形態２］図６は、実施の形態２に
よるＳＲＡＭのビット線電流源負荷４の構成を示してい
る。図１と対応する部分には、図１と同じ符号を付して
ある。また図１におけるメモリセルアレイ１、センスア
ンプ２、書込みドライバ３の部分はこの実施の形態でも
同じであり、図６では省略している。
よるＳＲＡＭのビット線電流源負荷４の構成を示してい
る。図１と対応する部分には、図１と同じ符号を付して
ある。また図１におけるメモリセルアレイ１、センスア
ンプ２、書込みドライバ３の部分はこの実施の形態でも
同じであり、図６では省略している。
【００２４】この実施の形態では、電流源負荷４とし
て、実施の形態１の構成に加えて、ＮＭＯＳトランジス
タＱＮ５，ＱＮ６が設けられている。ＮＭＯＳトランジ
スタＱＮ５，ＱＮ６のドレインはそれぞれビット線対Ｂ
Ｌ，ｂＢＬに接続され、ソースは接地端子ＶSSに接続さ
れて、ゲートにはインバータＩ４の出力が与えられる。
この電流源負荷４は、ＰＭＯＳトランジスタＱＰ１とＮ
ＭＯＳトランジスタＱＮ５とがインバータＩ５を構成
し、同様にＰＭＯＳトランジスタＱＰ２とＮＭＯＳトラ
ンジスタＱＮ６とがインバータＩ５を構成する。これら
のインバータＩ５はインバータＩ４と逆並列接続された
ことになり、従ってフリップフロップを構成したことに
なる。
て、実施の形態１の構成に加えて、ＮＭＯＳトランジス
タＱＮ５，ＱＮ６が設けられている。ＮＭＯＳトランジ
スタＱＮ５，ＱＮ６のドレインはそれぞれビット線対Ｂ
Ｌ，ｂＢＬに接続され、ソースは接地端子ＶSSに接続さ
れて、ゲートにはインバータＩ４の出力が与えられる。
この電流源負荷４は、ＰＭＯＳトランジスタＱＰ１とＮ
ＭＯＳトランジスタＱＮ５とがインバータＩ５を構成
し、同様にＰＭＯＳトランジスタＱＰ２とＮＭＯＳトラ
ンジスタＱＮ６とがインバータＩ５を構成する。これら
のインバータＩ５はインバータＩ４と逆並列接続された
ことになり、従ってフリップフロップを構成したことに
なる。
【００２５】この実施の形態での電流源負荷４の動作
は、基本的に先の実施の形態１と同じである。但しこの
実施の形態の場合、データ書込み時、“Ｌ”レベルに遷
移するビット線側では、その電位がインバータＩ４の回
路しきい値以下になると、ＮＭＯＳトランジスタＱＮ５
又はＱＮ６がオンとなる。即ち、ビット線の“Ｌ”レベ
ルへの遷移がＮＭＯＳトランジスタＱＮ５又はＱＮ６に
より加速されるから、高速のデータ書込みが可能にな
る。従ってこの実施の形態によると、先の実施の形態１
と同様の効果が得られる上、より高速書込みが可能にな
るという効果が得られる。
は、基本的に先の実施の形態１と同じである。但しこの
実施の形態の場合、データ書込み時、“Ｌ”レベルに遷
移するビット線側では、その電位がインバータＩ４の回
路しきい値以下になると、ＮＭＯＳトランジスタＱＮ５
又はＱＮ６がオンとなる。即ち、ビット線の“Ｌ”レベ
ルへの遷移がＮＭＯＳトランジスタＱＮ５又はＱＮ６に
より加速されるから、高速のデータ書込みが可能にな
る。従ってこの実施の形態によると、先の実施の形態１
と同様の効果が得られる上、より高速書込みが可能にな
るという効果が得られる。
【００２６】［実施の形態３］図７は、実施の形態３に
よるＳＲＡＭの構成を、図１に対応させて示している。
図１の実施の形態１では、図には示していないが、イン
バータＩ４は、電源電位ＶCC−接地電位ＶSSの電圧振幅
を有する。これに対してこの実施の形態では、接地電位
ＶSS側に、接地電位ＶSSより少し高い正電位ＶSS１を与
えるようにしている。その他の構成は、図１と同じであ
る。
よるＳＲＡＭの構成を、図１に対応させて示している。
図１の実施の形態１では、図には示していないが、イン
バータＩ４は、電源電位ＶCC−接地電位ＶSSの電圧振幅
を有する。これに対してこの実施の形態では、接地電位
ＶSS側に、接地電位ＶSSより少し高い正電位ＶSS１を与
えるようにしている。その他の構成は、図１と同じであ
る。
【００２７】この様な電流源負荷４の構成を用いること
により、データ読み出し時の高速性能が改善される。即
ち、データ読み出し時、メモリセルＭＣはデータに応じ
てビット線対ＢＬ，ｂＢＬの一方例えばＢＬから電流を
引き込み、他方ｂＢＬでは電流を引き込みがない。この
とき、電流源負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２
からビット線対ＢＬ，ｂＢＬを介して活性化されたセン
スアンプ２に流入する電流は、メモリセルＭＣの引き込
み電流をｉcellとして、ビット線対ＢＬ，ｂＢＬ側で
ｉ、ｂＢＬ側でｉ−ｉcellとなる。但し、これは電流源
負荷４が理想的な定電流源である場合である。
により、データ読み出し時の高速性能が改善される。即
ち、データ読み出し時、メモリセルＭＣはデータに応じ
てビット線対ＢＬ，ｂＢＬの一方例えばＢＬから電流を
引き込み、他方ｂＢＬでは電流を引き込みがない。この
とき、電流源負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２
からビット線対ＢＬ，ｂＢＬを介して活性化されたセン
スアンプ２に流入する電流は、メモリセルＭＣの引き込
み電流をｉcellとして、ビット線対ＢＬ，ｂＢＬ側で
ｉ、ｂＢＬ側でｉ−ｉcellとなる。但し、これは電流源
負荷４が理想的な定電流源である場合である。
【００２８】実際には、負荷ＰＭＯＳトランジスタＱＰ
１，ＱＰ２のうち、セル電流ｉcellが流れる側のＰＭＯ
ＳトランジスタＱＰ１では、そのセル電流ｉcellが流れ
る結果として、Δｉだけ電流が増大する。即ち、ＰＭＯ
ＳトランジスタＱＰ１は、ゲート・ソース間バイアスが
一定であるため、ドレイン・ソース間電圧｜Ｖｄｓ｜を
増大させることにより、Δｉの電流増大を生じる。この
結果、センスアンプ２に流入する電流は、ｉと、ｉ＋Δ
ｉ−ｉcellとなり、理想的な電流源負荷の場合に比べて
電流差が小さくなる。ところがこの実施の形態の場合に
は、ＰＭＯＳトランジスタＱＰ１，ＱＰ２をオンさせる
ゲートの低レベル側電位を正電位ＶSS１としている。即
ち、これらのＰＭＯＳトランジスタＱＰ１，ＱＰ２はオ
ンのとき、ゲート・ソース間電圧｜Ｖｇｓ｜の小さい領
域で５極管動作をする。この結果、ＰＭＯＳトランジス
タＱＰ１側でセル電流ｉcellが流れたときのＰＭＯＳト
ランジスタＱＰ１による電流増大Δｉを抑制することが
でき、センスアンプ２への流入電流の差を大きく保つこ
とができる。以上により、高速のデータ読出しが可能に
なる。
１，ＱＰ２のうち、セル電流ｉcellが流れる側のＰＭＯ
ＳトランジスタＱＰ１では、そのセル電流ｉcellが流れ
る結果として、Δｉだけ電流が増大する。即ち、ＰＭＯ
ＳトランジスタＱＰ１は、ゲート・ソース間バイアスが
一定であるため、ドレイン・ソース間電圧｜Ｖｄｓ｜を
増大させることにより、Δｉの電流増大を生じる。この
結果、センスアンプ２に流入する電流は、ｉと、ｉ＋Δ
ｉ−ｉcellとなり、理想的な電流源負荷の場合に比べて
電流差が小さくなる。ところがこの実施の形態の場合に
は、ＰＭＯＳトランジスタＱＰ１，ＱＰ２をオンさせる
ゲートの低レベル側電位を正電位ＶSS１としている。即
ち、これらのＰＭＯＳトランジスタＱＰ１，ＱＰ２はオ
ンのとき、ゲート・ソース間電圧｜Ｖｇｓ｜の小さい領
域で５極管動作をする。この結果、ＰＭＯＳトランジス
タＱＰ１側でセル電流ｉcellが流れたときのＰＭＯＳト
ランジスタＱＰ１による電流増大Δｉを抑制することが
でき、センスアンプ２への流入電流の差を大きく保つこ
とができる。以上により、高速のデータ読出しが可能に
なる。
【００２９】図には示さないが、フリップフロップ形式
の電流源負荷４を用いる図６の実施の形態においても同
様に、インバータＩ４の低レベル側電源として、接地電
位ＶSSより高いＶSS１を用いることは有効である。
の電流源負荷４を用いる図６の実施の形態においても同
様に、インバータＩ４の低レベル側電源として、接地電
位ＶSSより高いＶSS１を用いることは有効である。
【００３０】［実施の形態４］図８は、実施の形態４に
よるＳＲＡＭの構成を、図１に対応させて示している。
この実施の形態では、電流源負荷４として、ドレインを
電源端子ＶCCに接続し、ソースをビット線対ＢＬ，ｂＢ
Ｌに接続したＮＭＯＳトランジスタＱＮ０１，ＱＮ０２
を用いている。これらのＮＭＯＳトランジスタＱＮ０
１，ＱＮ０２のゲートは、ビット線対ＢＬ，ｂＢＬの電
位を２段のインバータＩ４１，Ｉ４２を介して駆動す
る。この実施の形態によっても、基本的に実施の形態１
と同様の原理で、データ書き込み後の自動的なライトリ
カバリ動作が行われる。但し、ビット線ＢＬ，ｂＢＬの
充電レベルが、ＮＭＯＳトランジスタＱＮ０１，ＱＮ０
２のしきい値電圧により制限される。
よるＳＲＡＭの構成を、図１に対応させて示している。
この実施の形態では、電流源負荷４として、ドレインを
電源端子ＶCCに接続し、ソースをビット線対ＢＬ，ｂＢ
Ｌに接続したＮＭＯＳトランジスタＱＮ０１，ＱＮ０２
を用いている。これらのＮＭＯＳトランジスタＱＮ０
１，ＱＮ０２のゲートは、ビット線対ＢＬ，ｂＢＬの電
位を２段のインバータＩ４１，Ｉ４２を介して駆動す
る。この実施の形態によっても、基本的に実施の形態１
と同様の原理で、データ書き込み後の自動的なライトリ
カバリ動作が行われる。但し、ビット線ＢＬ，ｂＢＬの
充電レベルが、ＮＭＯＳトランジスタＱＮ０１，ＱＮ０
２のしきい値電圧により制限される。
【００３１】この発明は上記実施の形態に限られない。
例えば実施の形態ではＳＲＡＭを説明したが、電流引き
込み有無によりデータ記憶を行うメモリセルを用いるも
のであれば、例えば不揮発性半導体記憶装置等にも同様
にこの発明を適用することができる。
例えば実施の形態ではＳＲＡＭを説明したが、電流引き
込み有無によりデータ記憶を行うメモリセルを用いるも
のであれば、例えば不揮発性半導体記憶装置等にも同様
にこの発明を適用することができる。
【００３２】
【発明の効果】以上述べたようにこの発明によれば、ビ
ット線の電流源負荷は、ビット線電位により自動的にオ
ンオフ制御され、データ書き込み動作により低レベルに
遷移したビット線によりオフ、書込みドライバによるリ
カバリ動作においてビット線があるレベルまで電位回復
することによりオンしてリカバリ動作を加速するものと
している。従って、書込みドライバとの間でタイミング
調整は要らず、タイミングマージンが向上する。また書
込動作でビット線電位があるレベルまで低下するとその
ビット線の電流源負荷は自動的にオフになるため、負荷
の制御で消費されていた無駄な電力も削減される。
ット線の電流源負荷は、ビット線電位により自動的にオ
ンオフ制御され、データ書き込み動作により低レベルに
遷移したビット線によりオフ、書込みドライバによるリ
カバリ動作においてビット線があるレベルまで電位回復
することによりオンしてリカバリ動作を加速するものと
している。従って、書込みドライバとの間でタイミング
調整は要らず、タイミングマージンが向上する。また書
込動作でビット線電位があるレベルまで低下するとその
ビット線の電流源負荷は自動的にオフになるため、負荷
の制御で消費されていた無駄な電力も削減される。
【図１】この発明の実施の形態によるＳＲＡＭの構成を
示す図である。
示す図である。
【図２】同実施の形態におけるメモリセルの構成を示す
図である。
図である。
【図３】同実施の形態におけるセンスアンプの構成例を
示す図である
示す図である
【図４】同実施の形態におけるセンスアンプの他の構成
例を示す図である。
例を示す図である。
【図５】同実施の形態のＳＲＡＭのデータ書込みとライ
トリカバリ動作のタイミング図である。
トリカバリ動作のタイミング図である。
【図６】この発明の他の実施の形態によるＳＲＡＭの電
流源負荷の構成を示す図である。
流源負荷の構成を示す図である。
【図７】この発明の他の実施の形態によるＳＲＡＭの構
成を示す図である。
成を示す図である。
【図８】この発明の他の実施の形態によるＳＲＡＭの構
成を示す図である。
成を示す図である。
【図９】従来のＳＲＡＭの構成を示す図である。
【図１０】従来のＳＲＡＭのデータ書込みとライトリカ
バリの動作タイミングを示す図である。
バリの動作タイミングを示す図である。
１…メモリセルアレイ、２…センスアンプ、３…書込み
ドライバ、４…電流源負荷、ＭＣ…メモリセル、ＢＬ，
ｂＢＬ…ビット線対、ＷＬ…ワード線、ＱＰ１，ＱＰ２
…ＰＭＯＳトランジスタ、Ｉ４…インバータ。
ドライバ、４…電流源負荷、ＭＣ…メモリセル、ＢＬ，
ｂＢＬ…ビット線対、ＷＬ…ワード線、ＱＰ１，ＱＰ２
…ＰＭＯＳトランジスタ、Ｉ４…インバータ。
Claims (5)
- 【請求項１】 ビット線とワード線が交差して配設さ
れ、その交差部にメモりセルが配置されたメモリセルア
レイと、 前記ビット線に書き込みデータを転送すると共に、書き
込み後低レベルになったビット線に高レベル電圧を供給
してリカバリ動作を行う書き込みドライバと、 前記ビット線に読み出されるデータを検知増幅するセン
スアンプと、 前記ビット線と電源端子との間に設けられてビット線電
位により制御され、前記書込みドライバによるリカバリ
動作においてビット線があるレベルまで電位回復するこ
とによりオンしてリカバリ動作を加速する電流源負荷と
を有することを特徴とする半導体記憶装置。 - 【請求項２】 前記電流源負荷は、ドレインがビット線
に接続され、ソースが電源端子に接続されたＰＭＯＳト
ランジスタと、このＰＭＯＳトランジスタのゲートにビ
ット線の電位を反転して与えるインバータとを有するこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記電流源負荷は、ドレインがビット線
に接続され、ソースが接地端子に接続され、ゲートに前
記インバータの出力が与えられるＮＭＯＳトランジスタ
を更に備えたことを特徴とする請求項２記載の半導体記
憶装置。 - 【請求項４】 前記インバータは、出力電圧振幅が抑圧
されていることを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項５】 前記メモリセルはＳＲＡＭセルであり、
前記センスアンプは流れ込む電流差を検知増幅する電流
増幅型センスアンプであることを特徴とする請求項１記
載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17321899A JP3967493B2 (ja) | 1999-06-18 | 1999-06-18 | 半導体記憶装置 |
| US09/595,118 US6366492B1 (en) | 1999-06-18 | 2000-06-16 | Semiconductor memory device capable of automatically controlling bit-line recovery operation |
| KR10-2000-0033437A KR100378270B1 (ko) | 1999-06-18 | 2000-06-17 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17321899A JP3967493B2 (ja) | 1999-06-18 | 1999-06-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001006372A true JP2001006372A (ja) | 2001-01-12 |
| JP3967493B2 JP3967493B2 (ja) | 2007-08-29 |
Family
ID=15956330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17321899A Expired - Fee Related JP3967493B2 (ja) | 1999-06-18 | 1999-06-18 | 半導体記憶装置 |
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|---|---|
| US (1) | US6366492B1 (ja) |
| JP (1) | JP3967493B2 (ja) |
| KR (1) | KR100378270B1 (ja) |
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| KR100532438B1 (ko) * | 2003-05-29 | 2005-11-30 | 삼성전자주식회사 | 리드/스캔 동작 시에 라이트 전용 비트 라인의 부하용량을 감소시키는 반도체 메모리 장치, 및 그 방법 |
| JP4580784B2 (ja) * | 2005-03-09 | 2010-11-17 | 株式会社東芝 | 半導体記憶装置及びそのデータ読み出し方法 |
| US7719899B2 (en) * | 2007-02-13 | 2010-05-18 | Micron Technology, Inc. | Circuits, systems and methods for driving high and low voltages on bit lines in non-volatile memory |
| US7643348B2 (en) * | 2007-04-10 | 2010-01-05 | Sandisk Corporation | Predictive programming in non-volatile memory |
| US8130558B2 (en) * | 2009-02-06 | 2012-03-06 | Infineon Technologies Ag | System and method for level shifter |
| JP5441272B2 (ja) | 2011-01-28 | 2014-03-12 | 株式会社東芝 | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4586166A (en) | 1983-08-31 | 1986-04-29 | Texas Instruments Incorporated | SRAM with improved sensing circuit |
| US4951252A (en) * | 1988-10-25 | 1990-08-21 | Texas Instruments Incorporated | Digital memory system |
| US5828614A (en) * | 1997-04-07 | 1998-10-27 | Cypress Semiconductor Corp. | Memory cell sensing method and circuitry for bit line equalization |
| JPH1139877A (ja) * | 1997-07-15 | 1999-02-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
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- 1999-06-18 JP JP17321899A patent/JP3967493B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-16 US US09/595,118 patent/US6366492B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
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