KR19990042546A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR19990042546A
KR19990042546A KR1019970063388A KR19970063388A KR19990042546A KR 19990042546 A KR19990042546 A KR 19990042546A KR 1019970063388 A KR1019970063388 A KR 1019970063388A KR 19970063388 A KR19970063388 A KR 19970063388A KR 19990042546 A KR19990042546 A KR 19990042546A
Authority
KR
South Korea
Prior art keywords
bit line
memory device
semiconductor memory
inverting
signal
Prior art date
Application number
KR1019970063388A
Other languages
English (en)
Other versions
KR100436065B1 (ko
Inventor
백보흠
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019970063388A priority Critical patent/KR100436065B1/ko
Publication of KR19990042546A publication Critical patent/KR19990042546A/ko
Application granted granted Critical
Publication of KR100436065B1 publication Critical patent/KR100436065B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 비트라인과 반전비트라인을 통해 전달되는 데이터를 안정적으로 공급하여 줄 수 있는 반도체 메모리 장치에 관한 것으로서, 반전등화신호에 의해 상기 비트라인과 반전 비트라인을 각각 프리차아지시키기 위한 프리차아지부와, 비트라인과 반전비트라인 사이에 연결되며, 워드라인 인에이블신호에 의해 데이터를 저장하는 다수의 메모리 셀과, 컬럼선택신호에 응답하여 상기 다수의 메모리 셀을 선택하기 위한 Y-패스트랜지스터로 구성된 반도체 메모리 장치에 있어서, 상기 컬럼선택신호에 의해 상기 비트라인 및 반전비트라인의 전압차를 감지증폭하기 위한 감지증폭부를 포함한다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 비트라인과 반전비트라인을 통해 전달되는 데이터를 안정적으로 공급하여 줄 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로, SRAM 셀은 기억용 플립플롭 회로와 2개의 스위치로 구성되어 있으며, 워드라인에 펄스를 인가하여 셀 트랜지스터를 턴온시키면 비트라인쌍과 더미라인 사이에 데이터의 전달이 가능하다. 또한, DRAM에서와는 달리 전원이 인가되어 있는 한 플립플롭의 궤환효과에 의해 리프레쉬 동작이 없이도 스태틱한 데이터의 보존이 가능하다.
도 1을 참조하여 일반적인 반도체 메모리 소자의 칼럼 디코더를 설명한다.
도 1을 참조하면, 일반적인 반도체 메모리 소자의 칼럼 디코더는 반전등화신호(/EQ)에 의해 비트라인(BL)과 반전 비트라인(/BL)을 각각 프리차아지시키기 위한 프리차아지부(10)와, 반전등화신호(/EQ)에 의해 비트라인(BL)과 반전비트라인(/BL)을 등화시키기 위한 등화수단(20)과, 비트라인(BL)과 반전비트라인(/BL) 사이에 연결되며, 워드라인인에이블신호(WLEN)에 의해 데이터를 저장하는 메모리 셀(30)과, 선택신호(SL)에 의해 메모리 셀(30)의 데이터를 라이트 및 리드하기 위한 Y-디코더(40)를 구비한다.
프리차아지부(10)는 비트라인(BL)을 프리차아지시키기 위한 제 1 프리차아지수단(11)과, 반전비트라인(/BL)을 프리차아지시키기 위한 제 2 프리차아지수단(12)으로 이루어진다.
제 1 프리차아지수단(11)은 게이트에 반전등화신호(/EQ)가 인가되며, 전원전압과 비트라인(BL) 사이에 연결된 PMOS 트랜지스터(PM11)로 구성된다.
제 2 프리차아지수단(12)은 게이트에 반전등화신호(/EQ)가 인가되며, 전원전압과 반전비트라인(/BL) 사이에 연결된 PMOS 트랜지스터(PM12)를 구비한다.
등화수단(20)은 게이트에 반전등화신호(/EQ)가 인가되며, 비트라인(BL)과 반전비트라인(/BL) 사이에 연결된 PMOS 트랜지스터(PM21)로 구비된다.
메모리 셀(30)은 게이트에 워드라인 인에이블신호(WLEN)가 인가되며, 비트라인(BL)과 저장노드(N31) 사이에 연결된 패스용 NMOS 트랜지스터(NM31)와, 게이트에 워드라인 인에이블신호(WLEN)가 인가되며, 반전비트라인(/BL)과 저장노드(N32) 사이에 연결된 패스용 NMOS 트랜지스터(NM32)와, 게이트가 저장노드(N32)에 연결되며, 저장노드(N31)와 접지사이에 연결된 NMOS 트랜지스터(NM33)와, 게이트가 저장노드(N31)에 연결되며, 저장노드(N32)와 접지사이에 연결된 NMOS 트랜지스터(NM34)로 구성된다.
Y-디코더(40)는 데이터 버스라인(DBL)과 비트라인(BL) 사이에 연결되며, N형 게이트에 컬럼선택신호(SL)신호가 인가되고, P형 게이트에 반전 컬럼선택신호(/SL)가 인가되는 트랜스미션게이트(TRG41)와, 반전 데이터 버스라인(/DBL)과 반전비트라인(/BL) 사이에 연결되며, N형 게이트에 컬럼선택신호(SL)신호가 인가되고, P형 게이트에 반전컬럼선택신호(/SL)가 인가되는 트랜스미션게이트(TRG42)를 구비한다.
상기와 같은 구조를 갖는 종래의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
로우상태의 반전등화신호(/EQ)가 인가되면, 제 1 프리차아지수단(11)의 PMOS 트랜지스터(PM11)가 턴온되어 비트라인(BL)을 프리차아지시키며, 또한 제 2 프리차아지수단(12)의 PMOS 트랜지스터(PM12)가 턴온되어 반전비트라인(/BL)을 프리차아지시킨다. 이때, 등화수단(20)의 PMOS 트랜지스터(PM21)가 턴온되어 비트라인(BL)과 반전비트라인(/BL)을 등화시켜준다.
그리고, 하이상태의 워드라인인에이블신호(WLEN)가 인가되고, 하이상태의 컬럼선택신호(SL)가 인가되면, 메모리 셀(30)의 패스용 NMOS 트랜지스터(NM31, 32)들이 각각 턴온되고, 또한 Y-디코더(40)의 트랜스미션게이트(TRG41, TRG42)들이 각각 턴온된다.
이어서, 데이터 버스 라인(DBL)을 통해 전달되는 데이터가 트랜스미션게이트(TRG41), 비트라인(BL) 및 패스용 NMOS 트랜지스터(NM31)를 순차적으로 통해 저장노드(N31)에 저장되고, 또한 반전 데이터 버스 라인(/DBL)을 통해 전달되는 데이터가 트랜스미션게이트(TRG42), 반전비트라인(/BL) 및 패스용 NMOS 트랜지스터(NM32)를 순차적으로 통해 저장노드(N32)에 저장된다.
이렇게, 메모리 셀(30)의 저장노드(N31, N32)에 각각 저장된 데이터들은, 리드 동작에 따라 비트라인(BL)과 반전비트라인(/BL)으로 각각 전달된다.
한편, 로우상태의 컬럼선택신호(SL)가 인가되면, Y-디코더(40)의 트랜스미션게이트(TRG41, TRG42)들이 각각 턴오프되어 메모리 셀(30)의 라이트 및 리등 동작이 정지된다.
그러나, 상기와 같은 종래의 반도체 메모리 장치에서, 트랜스미션게이트들만을 이용한 종래의 Y-디코더는 데이터를 손실없이 전송하는 역할을 하였지만 고집적화되는 메모리 셀 어레이안에서 네거티브 기생효과에 의해 데이터 레벨이 왜곡되는 문제점이 존재하였으며, 특히 집적도가 높과 낮은 전압동작에서는 안정적인 비트라인 레벨을 하는데 어려움이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 비트라인과 반전비트라인의 전압차를 감지증폭하여 주므로써, 데이터를 안정적으로 공급하여 줄 수 있으며, 또한 최소의 MOS 트랜지스터를 이용하여 증폭기능을 수행하도록하여 레이아웃의 면적을 감소시킬 수 있는 반도체 메모리 장치을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 장치.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치.
도 3은 도 2의 동작시 타이밍 특성을 도시한 특성도.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치.
도 5는 종래의 에스램과 본 발명의 실시예에 따른 에스램의 동작 특성을 비교하여 도시한 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
30: 메모리 셀 40: Y-디코더
50: 프리차아지부 60: 감지증폭부
70: 크로스-커플형 감지증폭기
이와 같은 목적을 달성하기 위한 본 발명은, 반전등화신호에 의해 상기 비트라인과 반전 비트라인을 각각 프리차아지시키기 위한 프리차아지부와, 비트라인과 반전비트라인 사이에 연결되며, 워드라인 인에이블신호에 의해 데이터를 저장하는 다수의 메모리 셀과, 컬럼선택신호에 응답하여 상기 다수의 메모리 셀을 선택하기 위한 Y-패스트랜지스터로 구성된 반도체 메모리 장치에 있어서, 상기 컬럼선택신호에 의해 상기 비트라인 및 반전비트라인의 전압차를 감지증폭하기 위한 감지증폭부를 포함한다.
이하, 도 2내지 도 5를 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2를 참조하면, 본 발명의 반도체 메모리 장치는, 도 1과 마찬가지로 패스용 NMOS 트랜지스터(NM31, NM32)들, 저장노드(N31, N32)들 및 NMOS 트랜지스터(NM33, NM34)들로 이루어진 메모리 셀(30)과, 트랜스미션게이트(TRG41, TRG42)들로 구성된 Y-디코더(40)를 구비한다.
또한, 반전등화신호(/EQ)에 의해 비트라인(BL) 및 반전 비트라인(/BL)을 각각 프리차아지시키기 위한 프리차아지부(50)와, 컬럼선택신호(SL)에 의해 비트라인(BL) 및 반전비트라인(/BL)의 전압차를 감지증폭하기 위한 감지증폭부(60)를 더 구비한다.
프리차아지부(50)는 비트라인(BL)을 프리차아지시키기 위한 제 1 프리차아지수단(51)과, 반전비트라인(/BL)을 프리차아지시키기 위한 제 2 프리차아지수단(52)과, 비트라인(BL)과 반전비트라인(/BL)을 등화시켜주기 위한 등화수단(53) 으로 이루어진다.
제 1 프리차아지수단(51)은 게이트에 반전등화신호(/EQ)가 인가되며, 전원전압과 비트라인(BL) 사이에 연결된 PMOS 트랜지스터(PM51)로 구성된다.
제 2 프리차아지수단(52)은 게이트에 반전등화신호(/EQ)가 인가되며, 전원전압과 반전비트라인(/BL) 사이에 연결된 PMOS 트랜지스터(PM52)를 구비한다.
등화수단(53)은 게이트에 반전등화신호(/EQ)가 인가되며, 비트라인(BL)과 반전비트라인(/BL) 사이에 연결된 PMOS 트랜지스터(PM53)로 구비된다.
감지증폭부(60)는 제 2 CMOS 인버터(62)의 출력신호 래치 및 비트라인(BL)의 전압을 감지증폭하기 위한, 게이트에 각각 비트라인(BL)의 전압이 인가되는 PMOS 트랜지스터(PM61) 및 NMOS 트랜지스터(NM61)로 구성된 제 1 CMOS 인버터(61)와, 제 1 CMOS 인버터(61)의 출력신호 래치 및 반전비트라인(/BL)의 전압을 감지증폭하기 위한, 게이트에 각각 반전비트라인(/BL)의 전압이 인가되는 PMOS 트랜지스터(PM62) 및 NMOS 트랜지스터(NM62)로 구성된 제 2 CMOS 인버터(62)와, 게이트에 인가되는 칼럼선택신호(SL)에 의해 제 1 및 제 2 CMOS 인버터(61, 62)를 구동시키기 위한 전류소오스용 NMOS 트랜지스터(NM63)로 구성된다.
상기와 같은 구조를 갖는 본 발명의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 라이트 및 리드 동작은 도 1에서 설명한 바와 동일하므로 생략하고, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 동작을 상세하게 설명하면 다음과 같다.
로우상태의 반전등화신호(/EQ)가 인가되면, 제 1 프리차아지수단(51)의 PMOS 트랜지스터(PM51)는 턴온되어 비트라인(BL)을 프리차아지시키며, 또한 제 2 프리차아지수단(52)의 PMOS 트랜지스터(PM52)는 턴온되어 반전비트라인(/BL)을 프리차아지시킨다. 이때, 등화수단(53)의 PMOS 트랜지스터(PM53)가 턴온되어 비트라인(BL)과 반전비트라인(/BL)을 등화시켜준다.
그리고, 하이상태의 컬럼선택신호(SL)가 인가되어 라이트 동작에 따라 메모리 셀(30)의 저장노드(N31, N32)에 데이터가 저장되고, 또한 전류소오스용 NMOS 트랜지스터(NM53)가 턴온되면, 리드 동작에 따라서, 감지증폭부(60)의 제 1 CMOS 인버터(61)는 비트라인(BL)을 통해 전달된 저장노드(N31)의 전압을 감지증폭 및 제 2 CMOS 인버터(62)의 출력신호를 래치시키며, 또한 감지증폭부(60)의 제 2 CMOS 인버터(62)는 반전비트라인(/BL)을 통해 전달된 저장노드(N32)의 전압을 감지증폭 및 제 1 CMOS 인버터(61)의 출력신호를 감지증폭한다. 이때, 제 1 및 제 2 CMOS 인버터(61, 62)는 서로 상반된 레벨의 전압을 출력한다.
따라서, 본 발명의 반도체 메모리 장치는 라이트 및 리드 동작시 비트라인(BL)과 반전비트라인(/BL)의 전압차를 감지하여 차동증폭해 주므로써, 데이터를 안정되게 전달하여 주며, 라이트의 속도를 향상시킬 수 있고, 또한 리드 동작시 큰 센싱 이득을 얻어 엑세스 시간을 빠르게 할 수 있다.
도 3은 도 2의 동작시 시간에 따른 타이밍의 특성을 도시한 것이다.
도 3에서, (a1)은 어드레스신호의 타이밍 특성, (b1)은 반전라이트 인에이블신호의 타이밍 특성, (c1)은 반전출력인에이블신호의 타이밍 특성, (d1)은 워드라인인에이블신호의 타이밍 특성, (e1)은 컬럼선택신호의 타이밍 특성, (f1)은 반전컬럼선택신호의 타이밍 특성, (g1)은 등화수단(52)에 인가되는 반전등화신호의 타이밍 특성, (h1)은 프리차아지부(51)에 인가되는 반전등화신호의 타이밍 특성이다.
도 4를 참조하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 감지증폭부는, 게이트가 반전비트라인(/BL) 및 차동증폭용 제 2 NMOS 트랜지스터(NM72)의 출력단에 공통 연결되는 차동증폭용 제 1 NMOS 트랜지스터(NM71)와, 게이트가 비트라인(BL) 및 차동증폭용 제 1 NMOS 트랜지스터(NM71)의 출력단에 공통 연결되는 차동증폭용 제 2 NMOS 트랜지스터(NM72)와, 컬럼선택신호(SL)가 게이트에 인가되며, 차동증폭용 제 1 및 제 2 NMOS 트랜지스터(NM71, NM72)들의 공통 접속된 소오스와 접지 사이에 연결된 전류소오스용 NMOS 트랜지스터(NM73)로 이루어진 크로스-커플형 감지증폭기(70)로 구현할 수 있다.
상기와 같은 구조를 갖는 본 발명의 반도체 메모리 장치의 동작은 비트라인(BL)과 반전비트라인(/BL)의 전압차를 감지하여 차동증폭시켜 주는 동작으로서, 이에 대한 상세한 설명은 도 2와 거의 동일하므로 생략한다.
따라서, 본 발명의 반도체 메모리 장치의 감지증폭부(60)를 상기와 같이 구현하므로써, 레이아웃의 면적을 감소시킬 수 있다.
도 5는 종래의 반도체 메모리 장치와 본 발명의 반도체 메모리 장치의 동작 특성을 비교하여 도시하 것이다.
도 5에서, (a2)는 종래의 비트라인(BL)의 동작 특성, (b2)는 종래의 반전비트라인(/BL)의 동작 특성, (c2)는 본 발명의 비트라인(BL)의 동작 특성, (d2)는 본 발명의 반전비트라인(/BL)의 동작 특성이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 반도체 메모리 장치는, 라이트 및 리드 동작시 비트라인과 반전비트라인의 전압차를 감지하여 차동증폭해 주므로써, 데이터를 안정되게 전달하여 주며, 라이트의 속도를 향상시킬 수 있고, 또한 리드 동작시 큰 센싱 이득을 얻어 엑세스 시간을 빠르게 할 수 있으며, 또한 최소의 NMOS 트랜지스터만를 이용하여 크로스-커플형 차동증폭기를 이용하므로써, 레이아웃의 면적을 감소시킬 수 있는 효과를 제공한다.

Claims (2)

  1. 반전등화신호에 의해 상기 비트라인과 반전 비트라인을 각각 프리차아지시키기 위한 프리차아지부와, 비트라인과 반전비트라인 사이에 연결되며, 워드라인 인에이블신호에 의해 데이터를 저장하는 다수의 메모리 셀과, 컬럼선택신호에 응답하여 상기 다수의 메모리 셀을 선택하기 위한 Y-패스트랜지스터로 구성된 반도체 메모리 장치에 있어서,
    상기 컬럼선택신호에 의해 상기 비트라인 및 반전비트라인의 전압차를 감지증폭하기 위한 감지증폭부
    를 구비한 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 감지증폭부는
    제 2 CMOS 인버터의 출력신호 래치 및 상기 비트라인의 전압을 감지증폭하기 위한, 게이트에 각각 상기 비트라인의 전압이 인가되는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터로 구성된 제 1 CMOS 인버터;
    상기 제 1 CMOS 인버터의 출력신호 래치 및 상기 반전비트라인의 전압을 감지증폭하기 위한, 게이트에 각각 상기 반전비트라인의 전압이 인가되는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터로 구성된 제 2 CMOS 인버터; 및
    게이트에 인가되는 상기 칼럼선택신호에 의해 상기 제 1 및 제 2 CMOS 인버터를 구동시키기 위한 전류소오스용 NMOS 트랜지스터
    를 포함하는 반도체 메모리 장치.
KR1019970063388A 1997-11-27 1997-11-27 반도체 메모리 장치 KR100436065B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970063388A KR100436065B1 (ko) 1997-11-27 1997-11-27 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970063388A KR100436065B1 (ko) 1997-11-27 1997-11-27 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR19990042546A true KR19990042546A (ko) 1999-06-15
KR100436065B1 KR100436065B1 (ko) 2004-07-16

Family

ID=37348845

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970063388A KR100436065B1 (ko) 1997-11-27 1997-11-27 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR100436065B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100798792B1 (ko) 2006-12-27 2008-01-28 주식회사 하이닉스반도체 반도체 메모리 장치

Also Published As

Publication number Publication date
KR100436065B1 (ko) 2004-07-16

Similar Documents

Publication Publication Date Title
US6181640B1 (en) Control circuit for semiconductor memory device
US7447058B2 (en) Write margin of SRAM cells improved by controlling power supply voltages to the inverters via corresponding bit lines
US7483332B2 (en) SRAM cell using separate read and write circuitry
US7486571B2 (en) Semiconductor memory device
US6067256A (en) Static semiconductor memory device operating at high speed under lower power supply voltage
JP2782682B2 (ja) スタテイツクメモリセル
US5812476A (en) Refresh circuit for DRAM with three-transistor type memory cells
JP4171201B2 (ja) 半導体記憶装置
US9047980B2 (en) Sense amplifier for static random access memory with a pair of complementary data lines isolated from a corresponding pair of complementary bit lines
US7414908B2 (en) Magnetic memory device
US8724396B2 (en) Semiconductor memory device
US7535753B2 (en) Semiconductor memory device
US20090303777A1 (en) Semiconductor memory device
EP0411818B1 (en) Current sensing amplifier for a memory
JP2937719B2 (ja) 半導体記憶装置
KR100378270B1 (ko) 반도체 기억 장치
KR100436065B1 (ko) 반도체 메모리 장치
JP3568605B2 (ja) 半導体集積回路装置
JP3904359B2 (ja) 半導体ｍｏｓ／バイポーラ複合トランジスタを利用した半導体メモリ素子
US6341095B1 (en) Apparatus for increasing pulldown rate of a bitline in a memory device during a read operation
US5574696A (en) Dynamic ram device having high read operation speed
KR100291747B1 (ko) 프리차지 등화 회로
US8411490B2 (en) Sense amplifier for static random access memories
JPH10106266A (ja) 半導体記憶装置
KR100223587B1 (ko) 다중 전원을 사용할 수 있는 스태틱 램 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee