JPH08255482A - センスアンプの駆動信号発生回路 - Google Patents
センスアンプの駆動信号発生回路Info
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- JPH08255482A JPH08255482A JP7338927A JP33892795A JPH08255482A JP H08255482 A JPH08255482 A JP H08255482A JP 7338927 A JP7338927 A JP 7338927A JP 33892795 A JP33892795 A JP 33892795A JP H08255482 A JPH08255482 A JP H08255482A
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- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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Abstract
(57)【要約】
【課題】本発明の目的は、外部電圧及び電圧発生器の出
力電圧を全て用いてセンスアンプを駆動し、高速及び省
エネルギー的に半導体メモリ素子の入出力データを増幅
し得るセンスアンプの駆動信号発生回路を提供しようと
するものである。 【解決手段】外部電圧及び電圧発生器の出力電圧を全て
用いてセンスアンプのプルアップトランジスタを駆動さ
せ、メモリセルのリフレッシュ特性を向上し、従来電圧
発生器の出力のみでセンスアンプを駆動するとき発生し
たセンシング速度の低下を防止し、高速にセンシング動
作を行い得るセンスアンプの駆動信号発生回路が構成さ
れている。
力電圧を全て用いてセンスアンプを駆動し、高速及び省
エネルギー的に半導体メモリ素子の入出力データを増幅
し得るセンスアンプの駆動信号発生回路を提供しようと
するものである。 【解決手段】外部電圧及び電圧発生器の出力電圧を全て
用いてセンスアンプのプルアップトランジスタを駆動さ
せ、メモリセルのリフレッシュ特性を向上し、従来電圧
発生器の出力のみでセンスアンプを駆動するとき発生し
たセンシング速度の低下を防止し、高速にセンシング動
作を行い得るセンスアンプの駆動信号発生回路が構成さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
用センスアンプの駆動信号発生回路に係るもので、詳し
くは、外部から印加する電圧と電圧発生器から出力する
電圧とを用いてセンスアンプを駆動し、高速及び省エネ
ルギー的に半導体メモリ素子の入出力データを増幅する
センスアンプの駆動信号発生回路に関するものである。
用センスアンプの駆動信号発生回路に係るもので、詳し
くは、外部から印加する電圧と電圧発生器から出力する
電圧とを用いてセンスアンプを駆動し、高速及び省エネ
ルギー的に半導体メモリ素子の入出力データを増幅する
センスアンプの駆動信号発生回路に関するものである。
【０００２】
【従来の技術】従来、半導体メモリ素子においては、図
３に示したように、センスアンプ制御回路（図示され
ず）から出力した制御信号ＳＰｂがゲート端子に印加
し、外部からの電圧Ｖｃｃがソース端子に夫々印加する
各プルアップ（Ｐｕｌｌ ｕｐ）トランジスタと、それ
らプルアップトランジスタＰＵＴ０−ＰＵＴｎに一方側
端が一対のビットラインＢＬ，ＢＬＢを経て夫々連結さ
れたセンスアンプの各ＰＭＯＳラッチＰＬ０−ＰＬｎ
と、それらセンスアンプのＰＭＯＳラッチＰＬ０−ＰＬ
ｎの他方側端に前記ビットラインＢＬ、ＢＬＢを経て連
結されたメモリセルアレイ１０と、該メモリセルアレイ
１０に前記各ビットラインＢＬ、ＢＬＢを経て一方側端
が夫々連結されたセンスアンプの各ＮＭＯＳラッチＮＬ
０−ＮＬｎと、それらセンスアンプのＮＭＯＳラッチＮ
Ｌ０ーＮＬｎの他方側端にドレイン端子が連結されゲー
ト端子に前記センスアンプ制御回路からの出力制御信号
ＣＮが印加されソース端子が接地された各プルダウント
ランジスタＰＤＴ０−ＰＤＴｎと、を備えていた。
３に示したように、センスアンプ制御回路（図示され
ず）から出力した制御信号ＳＰｂがゲート端子に印加
し、外部からの電圧Ｖｃｃがソース端子に夫々印加する
各プルアップ（Ｐｕｌｌ ｕｐ）トランジスタと、それ
らプルアップトランジスタＰＵＴ０−ＰＵＴｎに一方側
端が一対のビットラインＢＬ，ＢＬＢを経て夫々連結さ
れたセンスアンプの各ＰＭＯＳラッチＰＬ０−ＰＬｎ
と、それらセンスアンプのＰＭＯＳラッチＰＬ０−ＰＬ
ｎの他方側端に前記ビットラインＢＬ、ＢＬＢを経て連
結されたメモリセルアレイ１０と、該メモリセルアレイ
１０に前記各ビットラインＢＬ、ＢＬＢを経て一方側端
が夫々連結されたセンスアンプの各ＮＭＯＳラッチＮＬ
０−ＮＬｎと、それらセンスアンプのＮＭＯＳラッチＮ
Ｌ０ーＮＬｎの他方側端にドレイン端子が連結されゲー
ト端子に前記センスアンプ制御回路からの出力制御信号
ＣＮが印加されソース端子が接地された各プルダウント
ランジスタＰＤＴ０−ＰＤＴｎと、を備えていた。
【０００３】そして、前記センスアンプのＰＭＯＳラッ
チＰＬ０−ＰＬｎにおいては、ソース端子が前記ビット
ラインＢＬＢを経てプルアップトランジスタＰＵＴ０の
ドレイン端子に連結され、ドレイン端子が該ビットライ
ンＢＬＢを経て前記メモリセルアレイ１０に連結された
ＮＭＯＳトランジスタ２０と、該ＮＭＯＳトランジスタ
２０のドレイン端子にゲート端子が連結され、前記ビッ
トラインＢＬを経てソース端子が前記プルアップトラン
ジスタＰＵＴ０のドレイン端子に連結され、ドレイン端
子が前記ＮＭＯＳトランジスタ２０のゲート端子に連結
されると共に前記ビットラインＢＬを経て前記メモリセ
ルアレイ１０に連結されたＮＭＳＯトランジスタ２１
と、を備えていた。且つ、その他のセンスアンプの各Ｐ
ＭＯＳラッチＰＬ１−ＰＬｎも該ＰＭＯＳラッチＰＬ０
と同様に構成されていた。
チＰＬ０−ＰＬｎにおいては、ソース端子が前記ビット
ラインＢＬＢを経てプルアップトランジスタＰＵＴ０の
ドレイン端子に連結され、ドレイン端子が該ビットライ
ンＢＬＢを経て前記メモリセルアレイ１０に連結された
ＮＭＯＳトランジスタ２０と、該ＮＭＯＳトランジスタ
２０のドレイン端子にゲート端子が連結され、前記ビッ
トラインＢＬを経てソース端子が前記プルアップトラン
ジスタＰＵＴ０のドレイン端子に連結され、ドレイン端
子が前記ＮＭＯＳトランジスタ２０のゲート端子に連結
されると共に前記ビットラインＢＬを経て前記メモリセ
ルアレイ１０に連結されたＮＭＳＯトランジスタ２１
と、を備えていた。且つ、その他のセンスアンプの各Ｐ
ＭＯＳラッチＰＬ１−ＰＬｎも該ＰＭＯＳラッチＰＬ０
と同様に構成されていた。
【０００４】叉、前記メモリセルアレイ１０において
は、後述するメモリセル１１と同様な複数個のメモリセ
ルにて構成され、該メモリセル１１においては、ワード
ラインＷＬ０にゲート端子が連結され前記ビットライン
ＢＬにドレイン端子が連結されたＮＭＯＳトランジスタ
１２と、該ＮＭＯＳトランジスタ１２のソース端子に一
方側端が連結され他方側端は接地されてデータを貯蔵す
るキャパシター１３と、を備えていた。
は、後述するメモリセル１１と同様な複数個のメモリセ
ルにて構成され、該メモリセル１１においては、ワード
ラインＷＬ０にゲート端子が連結され前記ビットライン
ＢＬにドレイン端子が連結されたＮＭＯＳトランジスタ
１２と、該ＮＭＯＳトランジスタ１２のソース端子に一
方側端が連結され他方側端は接地されてデータを貯蔵す
るキャパシター１３と、を備えていた。
【０００５】更に、前記センスアンプのＮＭＯＳラッチ
ＮＬ０においては、前記ビットラインＢＬＢを経てドレ
イン端子が前記メモリセルアレイ１０に連結され該ビッ
トラインＢＬＢを経てソース端子が前記プルダウントラ
ンジスタＰＤＴ０のドレイン端子に連結されたＮＭＯＳ
トランジスタ３０と、該ＮＭＯＳトランジスタ３０のゲ
ート端子にドレイン端子が連結されると共に前記ビット
ラインＢＬを経て前記メモリセルアレイ１０に連結され
該ＮＭＯＳトランジスタ３０のドレイン端子にゲート端
子が連結されソース端子が前記ビットラインＢＬを経て
前記プルダウントランジスタＰＤＴ０のドレイン端子に
連結されたＮＭＯＳトランジスタ３１と、を備えてい
た。そして、その他のセンスアンプの各ＮＭＯＳラッチ
ＮＬ１−ＮＬｎにおいても、該ＮＭＯＳラッチＮＬ０と
同様に構成されていた。この場合、前記各ビットライン
ＢＬ、ＢＬＢは、通常、所定電圧Ｖｃｃ／２にて予備充
電（ｐｒｅｃｈａｒｇｅ）されていた。
ＮＬ０においては、前記ビットラインＢＬＢを経てドレ
イン端子が前記メモリセルアレイ１０に連結され該ビッ
トラインＢＬＢを経てソース端子が前記プルダウントラ
ンジスタＰＤＴ０のドレイン端子に連結されたＮＭＯＳ
トランジスタ３０と、該ＮＭＯＳトランジスタ３０のゲ
ート端子にドレイン端子が連結されると共に前記ビット
ラインＢＬを経て前記メモリセルアレイ１０に連結され
該ＮＭＯＳトランジスタ３０のドレイン端子にゲート端
子が連結されソース端子が前記ビットラインＢＬを経て
前記プルダウントランジスタＰＤＴ０のドレイン端子に
連結されたＮＭＯＳトランジスタ３１と、を備えてい
た。そして、その他のセンスアンプの各ＮＭＯＳラッチ
ＮＬ１−ＮＬｎにおいても、該ＮＭＯＳラッチＮＬ０と
同様に構成されていた。この場合、前記各ビットライン
ＢＬ、ＢＬＢは、通常、所定電圧Ｖｃｃ／２にて予備充
電（ｐｒｅｃｈａｒｇｅ）されていた。
【０００６】そしてこのように構成された従来半導体メ
モリ素子の作用を説明すると、次のようであった。先
ず、待機状態の場合、ハイレベルの制御信号ＳＰｂが各
プルアップトランジスタＰＵＴ０−ＰＵＴｎのゲートに
印加し、ローレベルの制御信号ＳＮは各プルダウントラ
ンジスタＰＤＴ０−ＰＤＴｎのゲートに印加するので、
それらプルアップトランジスタＰＵＴ０−ＰＵＴｎ及び
プルダウントランジスタＰＤＴ０−ＰＤＴｎはターンオ
フされ、センスアンプは動作しなくなる。且つ、アクチ
ーブ状態の場合は、ローレベルの制御信号ＳＰｂがプル
アップトランジスタＰＵＴ０−ＰＵＴｎのゲートに印加
し、ハイレベルの制御信号ＳＮはプルダウントランジス
タＰＤＴ０−ＰＤＴｎのゲートに印加するので、それら
プルアップトランジスタＰＵＴ０−ＰＵＴｎ及びプルダ
ウントランジスタＰＤＴ０−ＰＤＴｎは夫々ターンオン
される。次いで、例えば、ハイレベルの信号がワードラ
インＷＬ０に印加すると、該ワードラインＷＬ０に連結
された各セルが選択され、該選択されたセルの貯蔵デー
タはビットラインＢＬに載せられ、該ビットラインに載
せられたデータはセンスアンプのＰＭＯＳラッチ叉はＮ
ＭＯＳラッチによりセンシング（ｓｅｎｓｉｎｇ）され
てラッチされる。即ち、この場合、ハイレベルのデータ
がメモリセル１１のキャパシタ１３に貯蔵されている
と、該ハイレベルの貯蔵データが前記ビットラインＢＬ
に載せられ、ＮＭＯＳトランジスタ３０がターンオンさ
れて、予備充電されていたビットラインＢＬＢがローレ
ベルに充電される。その結果、ビットラインＢＬとビッ
トラインＢＬＢとに充電された電圧の差異が増幅され
る。且つ、ローレベルのデータがメモリセル１１のキャ
パシター１３に貯蔵されている場合は、前記と同様に、
センスアンプのＰＭＯＳラッチＰＬ０によりビットライ
ンＢＬとビットラインＢＬＢとに充電された電圧の差異
が増幅される。従って、半導体メモリ素子が省エネルギ
ーの特性を有するためには先ずセンシング電流を減らす
べきであり、該センシング電流を減らすためには各プル
アップトランジスタＰＵＴ０−ＰＵＴｎのソース端子に
供給する電圧のレベルを低くさせるべきである。
モリ素子の作用を説明すると、次のようであった。先
ず、待機状態の場合、ハイレベルの制御信号ＳＰｂが各
プルアップトランジスタＰＵＴ０−ＰＵＴｎのゲートに
印加し、ローレベルの制御信号ＳＮは各プルダウントラ
ンジスタＰＤＴ０−ＰＤＴｎのゲートに印加するので、
それらプルアップトランジスタＰＵＴ０−ＰＵＴｎ及び
プルダウントランジスタＰＤＴ０−ＰＤＴｎはターンオ
フされ、センスアンプは動作しなくなる。且つ、アクチ
ーブ状態の場合は、ローレベルの制御信号ＳＰｂがプル
アップトランジスタＰＵＴ０−ＰＵＴｎのゲートに印加
し、ハイレベルの制御信号ＳＮはプルダウントランジス
タＰＤＴ０−ＰＤＴｎのゲートに印加するので、それら
プルアップトランジスタＰＵＴ０−ＰＵＴｎ及びプルダ
ウントランジスタＰＤＴ０−ＰＤＴｎは夫々ターンオン
される。次いで、例えば、ハイレベルの信号がワードラ
インＷＬ０に印加すると、該ワードラインＷＬ０に連結
された各セルが選択され、該選択されたセルの貯蔵デー
タはビットラインＢＬに載せられ、該ビットラインに載
せられたデータはセンスアンプのＰＭＯＳラッチ叉はＮ
ＭＯＳラッチによりセンシング（ｓｅｎｓｉｎｇ）され
てラッチされる。即ち、この場合、ハイレベルのデータ
がメモリセル１１のキャパシタ１３に貯蔵されている
と、該ハイレベルの貯蔵データが前記ビットラインＢＬ
に載せられ、ＮＭＯＳトランジスタ３０がターンオンさ
れて、予備充電されていたビットラインＢＬＢがローレ
ベルに充電される。その結果、ビットラインＢＬとビッ
トラインＢＬＢとに充電された電圧の差異が増幅され
る。且つ、ローレベルのデータがメモリセル１１のキャ
パシター１３に貯蔵されている場合は、前記と同様に、
センスアンプのＰＭＯＳラッチＰＬ０によりビットライ
ンＢＬとビットラインＢＬＢとに充電された電圧の差異
が増幅される。従って、半導体メモリ素子が省エネルギ
ーの特性を有するためには先ずセンシング電流を減らす
べきであり、該センシング電流を減らすためには各プル
アップトランジスタＰＵＴ０−ＰＵＴｎのソース端子に
供給する電圧のレベルを低くさせるべきである。
【０００７】
【発明が解決しようとする課題】然るに、このような従
来半導体メモリ素子においては、センスアンプの動作電
圧が低くなると、センスアンプの性能が低下してセンシ
ング速度が低下されるため、半導体メモリ素子が高速に
動作しなくなるという不都合な点があった。
来半導体メモリ素子においては、センスアンプの動作電
圧が低くなると、センスアンプの性能が低下してセンシ
ング速度が低下されるため、半導体メモリ素子が高速に
動作しなくなるという不都合な点があった。
【０００８】且つ、外部から印加する電圧よりも低い電
圧レベルの電圧のみを使用し得る電圧発生器を用いる
と、該電圧発生器の負荷が大きくなって該電圧発生器回
路の設計が難しくなり、多量のセンシング電流を必要と
するセンシング動作初期には電圧発生器の出力電圧が不
安定になってメモリセルのリフレッシュ（ｒｅｆｒｅｓ
ｈ）特性が低下するという不都合な点があった。
圧レベルの電圧のみを使用し得る電圧発生器を用いる
と、該電圧発生器の負荷が大きくなって該電圧発生器回
路の設計が難しくなり、多量のセンシング電流を必要と
するセンシング動作初期には電圧発生器の出力電圧が不
安定になってメモリセルのリフレッシュ（ｒｅｆｒｅｓ
ｈ）特性が低下するという不都合な点があった。
【０００９】
【課題を解決するための手段】本発明の目的は、外部か
ら印加する電圧及び電圧発生器からの出力電圧を全て用
いてセンスアンプを駆動し、高速及び省エネルギー的に
半導体メモリ素子の入出力データを増幅し得るセンスア
ンプの駆動信号発生回路を提供しようとするものであ
る。
ら印加する電圧及び電圧発生器からの出力電圧を全て用
いてセンスアンプを駆動し、高速及び省エネルギー的に
半導体メモリ素子の入出力データを増幅し得るセンスア
ンプの駆動信号発生回路を提供しようとするものであ
る。
【００１０】そして、このような本発明の目的は、外部
電圧及び電圧発生器の出力電圧を用いてセンスアンプの
各プルアップトランジスタを駆動させ、従来電圧発生器
の出力のみでセンスアンプを駆動するとき発生したセン
シング速度の低下現象を防止し、メモリセルのリフレッ
シュ特性を向上し、高速及び安定にセンシング動作を行
って半導体メモリ素子に最大に適用し得るセンスアンプ
の駆動信号発生回路を構成することにより達成される。
電圧及び電圧発生器の出力電圧を用いてセンスアンプの
各プルアップトランジスタを駆動させ、従来電圧発生器
の出力のみでセンスアンプを駆動するとき発生したセン
シング速度の低下現象を防止し、メモリセルのリフレッ
シュ特性を向上し、高速及び安定にセンシング動作を行
って半導体メモリ素子に最大に適用し得るセンスアンプ
の駆動信号発生回路を構成することにより達成される。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態に対し
図面を用いて説明する。図１に示したように、本発明に
係るセンスアンプの駆動信号発生回路においては、セン
スアンプ制御回路（図示されず）からの出力制御信号Ｓ
Ｐｂを反転するインバーター４０と、該出力制御信号Ｓ
Ｐｂが一方側端に印加し第１ノードＮ１の信号が他方側
端に印加するＮＯＲゲート４１と、該ＮＯＲゲート４１
の出力信号がゲート端子に印加し外部電圧Ｖｃｃがソー
ス端子に印加する第１ＰＭＯＳトランジスタ４２と、該
第１ＰＭＯＳトランジスタ４２のドレイン端子にソース
端子が連結され前記インバーター４０の出力信号がゲー
ト端子に印加する第２ＰＭＯＳトランジスタ４３と、該
第２ＰＭＯＳトランジスタ４３のソース端子にソース端
子が連結されドレイン端子が該第２ＰＭＯＳトランジス
タ４３のドレイン端子に連結されゲートが第２ノードＮ
２を経て該第２ＰＭＯＳトランジスタ４３のドレイン端
子に連結される第３ＰＭＯＳトランジスタ４４と、前記
第２ノードＮ２にドレイン端子が連結され電圧発生器
（図示されず）からの出力電圧ＶＤＤがゲート端子に印
加する第１ＮＭＯＳトランジスタ４５と、該第１ＮＭＯ
Ｓトランジスタ４５のソース端子にドレイン端子が連結
され前記インバーター４０の出力信号がゲート端子に印
加されソース端子に接地電圧Ｖｓｓが印加する第２ＮＭ
ＯＳトランジスタ４６と、前記第１ＰＭＯＳトランジス
タ４２のドレイン端子にソース端子が連結されゲート端
子が前記第３ＰＭＯＳトランジスタ４４のゲート端子に
連結された第４ＰＭＯＳトランジスタ４７と、該第４Ｐ
ＭＯＳトランジスタ４７のソース端子にソース端子が連
結され該第４ＰＭＯＳトランジスタ４７のドレイン端子
にドレイン端子が連結され前記インバーター４０の出力
信号がゲート端子に印加する第５ＰＭＯＳトランジスタ
４８と、前記第１ノードＮ１を経てそれら第４ＰＭＯＳ
トランジスタ４７及び第５ＰＭＯＳトランジスタ４８の
ドレイン端子にドレイン端子が連結されソース端子が前
記第２ＮＭＯＳトランジスタ４６のドレイン端子に連結
される第３ＮＭＯＳトランジスタ４９と、前記第１ノー
ドＮ１の信号が一方側端に印加し他方側端に前記インバ
ーター４０の出力信号が印加するＮＡＮＤゲート５０
と、を備えている。
図面を用いて説明する。図１に示したように、本発明に
係るセンスアンプの駆動信号発生回路においては、セン
スアンプ制御回路（図示されず）からの出力制御信号Ｓ
Ｐｂを反転するインバーター４０と、該出力制御信号Ｓ
Ｐｂが一方側端に印加し第１ノードＮ１の信号が他方側
端に印加するＮＯＲゲート４１と、該ＮＯＲゲート４１
の出力信号がゲート端子に印加し外部電圧Ｖｃｃがソー
ス端子に印加する第１ＰＭＯＳトランジスタ４２と、該
第１ＰＭＯＳトランジスタ４２のドレイン端子にソース
端子が連結され前記インバーター４０の出力信号がゲー
ト端子に印加する第２ＰＭＯＳトランジスタ４３と、該
第２ＰＭＯＳトランジスタ４３のソース端子にソース端
子が連結されドレイン端子が該第２ＰＭＯＳトランジス
タ４３のドレイン端子に連結されゲートが第２ノードＮ
２を経て該第２ＰＭＯＳトランジスタ４３のドレイン端
子に連結される第３ＰＭＯＳトランジスタ４４と、前記
第２ノードＮ２にドレイン端子が連結され電圧発生器
（図示されず）からの出力電圧ＶＤＤがゲート端子に印
加する第１ＮＭＯＳトランジスタ４５と、該第１ＮＭＯ
Ｓトランジスタ４５のソース端子にドレイン端子が連結
され前記インバーター４０の出力信号がゲート端子に印
加されソース端子に接地電圧Ｖｓｓが印加する第２ＮＭ
ＯＳトランジスタ４６と、前記第１ＰＭＯＳトランジス
タ４２のドレイン端子にソース端子が連結されゲート端
子が前記第３ＰＭＯＳトランジスタ４４のゲート端子に
連結された第４ＰＭＯＳトランジスタ４７と、該第４Ｐ
ＭＯＳトランジスタ４７のソース端子にソース端子が連
結され該第４ＰＭＯＳトランジスタ４７のドレイン端子
にドレイン端子が連結され前記インバーター４０の出力
信号がゲート端子に印加する第５ＰＭＯＳトランジスタ
４８と、前記第１ノードＮ１を経てそれら第４ＰＭＯＳ
トランジスタ４７及び第５ＰＭＯＳトランジスタ４８の
ドレイン端子にドレイン端子が連結されソース端子が前
記第２ＮＭＯＳトランジスタ４６のドレイン端子に連結
される第３ＮＭＯＳトランジスタ４９と、前記第１ノー
ドＮ１の信号が一方側端に印加し他方側端に前記インバ
ーター４０の出力信号が印加するＮＡＮＤゲート５０
と、を備えている。
【００１２】且つ、この場合、前記電圧発生器からの出
力電圧ＶＤＤは、前記外部電圧Ｖｃｃのレベルよりも低
いレベルを有する。
力電圧ＶＤＤは、前記外部電圧Ｖｃｃのレベルよりも低
いレベルを有する。
【００１３】叉、このように構成された本発明に係るセ
ンスアンプ駆動信号発生回路の適用される半導体メモリ
素子においては、図２に示したように、各プルアップト
ランジスタＰＵＴ０−ＰＵＴｎと、センスアンプの各Ｐ
ＭＯＳラッチＰＬ０−ＰＬｎと、メモリセルアレイ１０
と、センスアンプの各ＮＭＯＳラッチＮＬ０−ＮＬｎ
と、各プルダウントランジスタＰＤＴ０−ＰＤＴｎと、
を備え、前記センスアンプの駆動信号発生回路と同様な
方式に夫々連結されている。更に、前記各プルアップト
ランジスタＰＵＴ０−ＰＵＴｎ中の各プルアップトラン
ジスタＰＵＴ０−ＰＵＴｋのゲート端子には前記センス
アンプの駆動信号発生回路から出力した制御信号ＳＰｂ
２が印加され、それらプルアップトランジスタＰＵＴＫ
−ＰＵＴｎの各ソース端子には前記電圧発生器（図示さ
れず）からの出力電圧ＶＤＤが印加され、前記各プルア
ップトランジスタＰＵＴＫ−ＰＵＴｎのゲート端子には
センスアンプ制御信号（図示されず）からの出力制御信
号ＳＰｂが印加される。そして、前記センスアンプの各
ＰＭＯＳラッチＰＬ０−ＰＬｎのソース端子に印加する
信号ＳＰＣは前記センスアンプの駆動信号発生回路のＮ
ＭＯＳトランジスタ４９のゲート端子に印加され、前記
センスアンプの各ＰＭＯＳラッチＰＬＫ、ＰＬＫ＋１は
前記メモリセルアレイ１０を経てセンスアンプの各ＮＭ
ＯＳラッチＮＬＫ、ＮＬＫ＋１に夫々連結されている。
ンスアンプ駆動信号発生回路の適用される半導体メモリ
素子においては、図２に示したように、各プルアップト
ランジスタＰＵＴ０−ＰＵＴｎと、センスアンプの各Ｐ
ＭＯＳラッチＰＬ０−ＰＬｎと、メモリセルアレイ１０
と、センスアンプの各ＮＭＯＳラッチＮＬ０−ＮＬｎ
と、各プルダウントランジスタＰＤＴ０−ＰＤＴｎと、
を備え、前記センスアンプの駆動信号発生回路と同様な
方式に夫々連結されている。更に、前記各プルアップト
ランジスタＰＵＴ０−ＰＵＴｎ中の各プルアップトラン
ジスタＰＵＴ０−ＰＵＴｋのゲート端子には前記センス
アンプの駆動信号発生回路から出力した制御信号ＳＰｂ
２が印加され、それらプルアップトランジスタＰＵＴＫ
−ＰＵＴｎの各ソース端子には前記電圧発生器（図示さ
れず）からの出力電圧ＶＤＤが印加され、前記各プルア
ップトランジスタＰＵＴＫ−ＰＵＴｎのゲート端子には
センスアンプ制御信号（図示されず）からの出力制御信
号ＳＰｂが印加される。そして、前記センスアンプの各
ＰＭＯＳラッチＰＬ０−ＰＬｎのソース端子に印加する
信号ＳＰＣは前記センスアンプの駆動信号発生回路のＮ
ＭＯＳトランジスタ４９のゲート端子に印加され、前記
センスアンプの各ＰＭＯＳラッチＰＬＫ、ＰＬＫ＋１は
前記メモリセルアレイ１０を経てセンスアンプの各ＮＭ
ＯＳラッチＮＬＫ、ＮＬＫ＋１に夫々連結されている。
【００１４】このように構成された本発明に係るセンス
アンプの駆動信号発生回路と、その適用される半導体メ
モリ素子との作用を説明すると次のようである。図１及
び図２に示したように、先ず、待機状態の場合において
は、ハイレベルの制御信号ＳＰｂがインバーター４０、
ＮＯＲゲート４１及び各プルアップトランジスタＰＵＴ
Ｋ＋１−ＰＵＴｎのゲート端子に夫々印加され、ローレ
ベルの制御信号ＳＮが各プルダウントランジスタＰＤＴ
０−ＰＤＴｎのゲート端子に夫々印加される。次いで、
該ＮＯＲゲート４１はローレベルの信号を出力して第１
ＰＭＯＳトランジスタ４３がターンオンされ、前記イン
バーター４０から出力したローレベルの信号により各Ｐ
ＭＯＳトランジスタ４３、４８は夫々ターンオンされ、
ＮＭＯＳトランジスタ４６はターンオフされる。従っ
て、第２ノードＮ２及び第１ノードＮ１は夫々ハイレベ
ルに充電され、各ＰＭＯＳトランジスタ４４、４７は夫
々ターンオフされる。次いで、ＮＡＮＤゲート５０はハ
イレベルの制御信号ＳＰｂ２を出力して各プルアップト
ランジスタＰＵＴ０−ＰＵＴｎは夫々ターンオフされ、
前記各プルアップトランジスタＰＵＴＫ＋１−ＰＵＴｎ
は前記ハイレベルの制御信号ＳＰｂによりターンオフさ
れ、前記各プルダウントランジスタＰＤＴ０−ＰＤＴｎ
はローレベルの制御信号ＳＮにより夫々ターンオフされ
て、センスアンプは動作されない。
アンプの駆動信号発生回路と、その適用される半導体メ
モリ素子との作用を説明すると次のようである。図１及
び図２に示したように、先ず、待機状態の場合において
は、ハイレベルの制御信号ＳＰｂがインバーター４０、
ＮＯＲゲート４１及び各プルアップトランジスタＰＵＴ
Ｋ＋１−ＰＵＴｎのゲート端子に夫々印加され、ローレ
ベルの制御信号ＳＮが各プルダウントランジスタＰＤＴ
０−ＰＤＴｎのゲート端子に夫々印加される。次いで、
該ＮＯＲゲート４１はローレベルの信号を出力して第１
ＰＭＯＳトランジスタ４３がターンオンされ、前記イン
バーター４０から出力したローレベルの信号により各Ｐ
ＭＯＳトランジスタ４３、４８は夫々ターンオンされ、
ＮＭＯＳトランジスタ４６はターンオフされる。従っ
て、第２ノードＮ２及び第１ノードＮ１は夫々ハイレベ
ルに充電され、各ＰＭＯＳトランジスタ４４、４７は夫
々ターンオフされる。次いで、ＮＡＮＤゲート５０はハ
イレベルの制御信号ＳＰｂ２を出力して各プルアップト
ランジスタＰＵＴ０−ＰＵＴｎは夫々ターンオフされ、
前記各プルアップトランジスタＰＵＴＫ＋１−ＰＵＴｎ
は前記ハイレベルの制御信号ＳＰｂによりターンオフさ
れ、前記各プルダウントランジスタＰＤＴ０−ＰＤＴｎ
はローレベルの制御信号ＳＮにより夫々ターンオフされ
て、センスアンプは動作されない。
【００１５】且つ、アクチーブ状態の場合においては、
ローレベルの制御信号ＳＰｂがインバーター４０、ＮＯ
Ｒゲート４１及び各プルアップトランジスタＰＵＴＫ＋
１−ＰＵＴｎのゲートに夫々印加され、ハイレベルの制
御信号ＳＮが各プルダウントランジスタＰＤＴ０−ＰＤ
Ｔｎのゲートに夫々印加される。次いで、前記インバー
ター４０はローレベルの信号を出力して、各ＰＭＯＳト
ランジスタ４３、４８はターンオフされ、ＮＭＯＳトラ
ンジスタ４６はターンオンされる。その後、ＮＭＯＳト
ランジスタ４９のゲート端子に印加した信号ＳＰＣレベ
ルがＮＭＯＳトランジスタ４５のゲート端子に印加した
電圧ＶＤＤレベルよりも低いセンシング動作初期には前
記第２ノードＮ２がローレベルの電位を有するため、各
ＰＭＯＳトランジスタ４４、４７はターンオンされ、前
記第１ノードＮ１はハイレベルの電位を有するのでＮＯ
Ｒゲート４１からローレベルの信号が出力されＰＭＯＳ
トランジスタ４２がターンオンされる。従って、外部電
圧Ｖｃｃの電流は各ＰＭＯＳトランジスタ４２、４４及
びＮＭＯＳトランジスタ４５、４６を順次通って流れ
る。
ローレベルの制御信号ＳＰｂがインバーター４０、ＮＯ
Ｒゲート４１及び各プルアップトランジスタＰＵＴＫ＋
１−ＰＵＴｎのゲートに夫々印加され、ハイレベルの制
御信号ＳＮが各プルダウントランジスタＰＤＴ０−ＰＤ
Ｔｎのゲートに夫々印加される。次いで、前記インバー
ター４０はローレベルの信号を出力して、各ＰＭＯＳト
ランジスタ４３、４８はターンオフされ、ＮＭＯＳトラ
ンジスタ４６はターンオンされる。その後、ＮＭＯＳト
ランジスタ４９のゲート端子に印加した信号ＳＰＣレベ
ルがＮＭＯＳトランジスタ４５のゲート端子に印加した
電圧ＶＤＤレベルよりも低いセンシング動作初期には前
記第２ノードＮ２がローレベルの電位を有するため、各
ＰＭＯＳトランジスタ４４、４７はターンオンされ、前
記第１ノードＮ１はハイレベルの電位を有するのでＮＯ
Ｒゲート４１からローレベルの信号が出力されＰＭＯＳ
トランジスタ４２がターンオンされる。従って、外部電
圧Ｖｃｃの電流は各ＰＭＯＳトランジスタ４２、４４及
びＮＭＯＳトランジスタ４５、４６を順次通って流れ
る。
【００１６】叉、ＮＡＮＤゲート５０には前記第１ノー
ドＮ１のハイレベルの電位及び前記インバーター４０か
ら出力したハイレベルの信号が入力して、ローレベルの
制御信号ＳＰｂ２が出力される。従って、各プルアップ
トランジスタＰＵＴＫ＋１−ＰＵＴｎはローレベルの制
御信号ＳＰｂにより、各プルアップトランジスタＰＤＴ
０−ＰＤＴＫもローレベルの制御信号ＳＰｂ２により、
各プルダウントランジスタＰＵＴ０−ＰＵＴｎはハイレ
ベルの制御信号ＳＮにより夫々ターンオンされる。次い
で、前記信号ＳＰＣのレベルが前記電圧ＶＤＤのレベル
よりも高くなる時点に至ると、前記第２ノードＮ２はハ
イレベルの電位を有するため各ＰＭＯＳトランジスタ４
４、４７はターンオフされ、第１ノードＮ１はローレベ
ルの電位を有するのでＮＯＲゲート４１はハイレベルの
信号を出力し、ＰＭＯＳトランジスタ４２はターンオフ
される。結局、外部電圧ＶＣＣの電流通貨が遮断され、
省エネルギーが図謀される。
ドＮ１のハイレベルの電位及び前記インバーター４０か
ら出力したハイレベルの信号が入力して、ローレベルの
制御信号ＳＰｂ２が出力される。従って、各プルアップ
トランジスタＰＵＴＫ＋１−ＰＵＴｎはローレベルの制
御信号ＳＰｂにより、各プルアップトランジスタＰＤＴ
０−ＰＤＴＫもローレベルの制御信号ＳＰｂ２により、
各プルダウントランジスタＰＵＴ０−ＰＵＴｎはハイレ
ベルの制御信号ＳＮにより夫々ターンオンされる。次い
で、前記信号ＳＰＣのレベルが前記電圧ＶＤＤのレベル
よりも高くなる時点に至ると、前記第２ノードＮ２はハ
イレベルの電位を有するため各ＰＭＯＳトランジスタ４
４、４７はターンオフされ、第１ノードＮ１はローレベ
ルの電位を有するのでＮＯＲゲート４１はハイレベルの
信号を出力し、ＰＭＯＳトランジスタ４２はターンオフ
される。結局、外部電圧ＶＣＣの電流通貨が遮断され、
省エネルギーが図謀される。
【００１７】叉、ＮＡＮＤゲート５０には、前記第１ノ
ードＮ１のローレベルの電位及びインバーター４０から
出力したハイレベルの信号が入力して、ハイレベルの制
御信号ＳＰｂ２が出力され、各プルアップトランジスタ
ＰＵＴ０−ＰＵＴＫはターンオフされる。即ち、前記制
御信号ＳＰｂがローレベルからハイレベルに遷移される
までは、各ＮＭＯＳトランジスタ４９、４６がターンオ
ンされ、第１ノードＮ１にはローレベルの電位が維持さ
れ、ＮＡＮＤゲート５０から出力する制御信号ＳＰｂ２
はハイレベルに維持される。従って、センシング初期に
は各プルアップトランジスタＰＵＴ０−ＰＵＴｎが全て
ターンオンしてセンスアンプが駆動され、その後、各プ
ルアップトランジスタＰＵＴ０−ＰＵＴＫはターンオフ
して各プルアップトランジスタＰＵＴＫ＋１−ＰＵＴｎ
のみターンオンされ、センスアンプが駆動される。その
後、制御信号ＳＰｂがハイレベルに遷移されると、再び
待機状態となる。
ードＮ１のローレベルの電位及びインバーター４０から
出力したハイレベルの信号が入力して、ハイレベルの制
御信号ＳＰｂ２が出力され、各プルアップトランジスタ
ＰＵＴ０−ＰＵＴＫはターンオフされる。即ち、前記制
御信号ＳＰｂがローレベルからハイレベルに遷移される
までは、各ＮＭＯＳトランジスタ４９、４６がターンオ
ンされ、第１ノードＮ１にはローレベルの電位が維持さ
れ、ＮＡＮＤゲート５０から出力する制御信号ＳＰｂ２
はハイレベルに維持される。従って、センシング初期に
は各プルアップトランジスタＰＵＴ０−ＰＵＴｎが全て
ターンオンしてセンスアンプが駆動され、その後、各プ
ルアップトランジスタＰＵＴ０−ＰＵＴＫはターンオフ
して各プルアップトランジスタＰＵＴＫ＋１−ＰＵＴｎ
のみターンオンされ、センスアンプが駆動される。その
後、制御信号ＳＰｂがハイレベルに遷移されると、再び
待機状態となる。
【００１８】このような本発明に係るセンスアンプの駆
動信号発生回路においては、多量のセンシング電流が流
れるセンシング初期には外部電圧及び電圧発生器の出力
電圧により電圧が供給されるが、その後は、電圧発生器
の出力電圧のみでセンスアンプが駆動されるようにな
る。
動信号発生回路においては、多量のセンシング電流が流
れるセンシング初期には外部電圧及び電圧発生器の出力
電圧により電圧が供給されるが、その後は、電圧発生器
の出力電圧のみでセンスアンプが駆動されるようにな
る。
【００１９】
【発明の効果】以上、説明したように、本発明に係るセ
ンスアンプの駆動信号発生回路においては、外部からの
電圧と電圧発生器からの出力電圧とによりセンスアンプ
を駆動するようになっているため、電圧発生器の負荷が
減少してセンシング動作を高速及び安定に行うことがで
きるという効果がある。
ンスアンプの駆動信号発生回路においては、外部からの
電圧と電圧発生器からの出力電圧とによりセンスアンプ
を駆動するようになっているため、電圧発生器の負荷が
減少してセンシング動作を高速及び安定に行うことがで
きるという効果がある。
【００２０】且つ、従来のようなセンスアンプ駆動時の
センシング速度の低下、メモリセルに対するデータ復帰
レベルの低下及びそれらに対するリフレッシュ特性の低
下現象が防止され、信頼性が向上されるという効果があ
る。
センシング速度の低下、メモリセルに対するデータ復帰
レベルの低下及びそれらに対するリフレッシュ特性の低
下現象が防止され、信頼性が向上されるという効果があ
る。
【００２１】叉、外部の電圧のみでセンスアンプを駆動
する従来方式に比べ、電力の消費が顕著に節減されて省
エネルギーを図り得るという効果がある。
する従来方式に比べ、電力の消費が顕著に節減されて省
エネルギーを図り得るという効果がある。
【図１】本発明に係るセンスアンプの駆動信号発生回路
図である。
図である。
【図２】本発明に係るセンスアンプ駆動信号発生回路の
適用される半導体メモリ素子構成図である。
適用される半導体メモリ素子構成図である。
【図３】従来半導体メモリ素子構成図である。
ＰＵＴ０−ＰＵＴｎ：プルアップトランジスタ ＰＤＴ０−ＰＤＴｎ：プルダウントランジスタ ＰＬ０−ＰＬｎ：センスアンプのＰＭＯＳラッチ ＮＬ０−ＮＬｎ：センスアンプのＮＭＯＳラッチ ４１：ＮＯＲゲート ４２、４３、４４、４７、４８：ＰＭＯＳトランジスタ ４５、４６、４９：ＮＭＯＳトランジスタ ５０：ＮＡＮＤゲート ＶＣＣ：外部電圧 ＶＤＤ：電圧発生器の出力電圧 ＶＳＳ：接地電圧
Claims (4)
- 【請求項１】半導体メモリ素子に適用するセンスアンプ
の駆動信号発生回路であって、 センスアンプ制御回路からの出力制御信号を反転するイ
ンバーターと、 前記制御信号が一方側端子に印加し、第１ノードの信号
が他方側端子に印加するＮＯＲゲートと、 該ＮＯＲゲートの出力信号がゲート端子に印加し、外部
電圧がソース端子に印加する第１ＰＭＯＳトランジスタ
と、 該第１ＰＭＯＳトランジスタのドレイン端子にソース端
子が連結され、前記インバーターからの出力信号がゲー
ト端子に印加する第２ＰＭＯＳトランジスタと、 該第２ＰＭＯＳトランジスタのソース端子にソース端子
が連結され、該第２ＰＭＯＳトランジスタのドレイン端
子にドレイン端子が連結され、ゲート端子が第２ノード
を経て該第２ＰＭＯＳトランジスタのドレイン端子に連
結された第３ＰＭＯＳトランジスタと、 前記第２ノードにドレイン端子が連結され、電圧発生か
らの出力電圧がゲート端子に印加する第１ＮＭＯＳトラ
ンジスタと、 該第１ＮＭＯＳトランジスタのソース端子にドレイン端
子が連結され、前記インバーターの出力信号がゲート端
子に印加され、接地電圧（Ｖｓｓ）がソース端子に印加
する第２ＮＭＯＳトランジスタと、 前記第１ＰＭＯＳトランジスタのドレイン端子にソース
端子が連結され、ゲート端子が前記第３ＰＭＯＳトラン
ジスタのゲート端子に連結された第４ＰＭＯＳトランジ
スタと、 該第４ＰＭＯＳトランジスタのソース端子にソース端子
が連結され、該第４ＰＭＯＳトランジスタのドレイン端
子にドレイン端子が連結され、前記インバーターの出力
信号がゲート端子に印加する第５ＰＭＯＳトランジスタ
と、 前記第１ノードを経て前記第４及び第５ＰＭＯＳトラン
ジスタのドレイン端子にドレイン端子が連結され、セン
スアンプの各ＰＭＯＳラッチのソース端子に印加する信
号がゲート端子に印加され、ソース端子が前記第２ＮＭ
ＯＳトランジスタのドレイン端子に連結された第３ＮＭ
ＯＳトランジスタと、 前記第１ノードの信号が一方側端子に印加し、前記イン
バーターの出力信号が他方側端子に印加するＮＡＮＤゲ
ートと、を備えたセンスアンプの駆動信号発生回路。 - 【請求項２】前記ＮＡＮＤゲートからの出力信号は、前
記複数個のプルアップトランジスタ中前記外部電圧がソ
ース端子に印加する各プルアップトランジスタのゲート
端子に夫々印加する請求項１記載のセンスアンプの駆動
信号発生回路。 - 【請求項３】前記センスアンプ制御回路からの出力制御
信号は、前記複数個のプルアップトランジスタ中前記電
圧発生器からの出力電圧が各ソース端子に印加する各プ
ルアップトランジスタのゲート端子に夫々印加する請求
項１記載のセンスアンプの駆動信号発生回路。 - 【請求項４】前記電圧発生器からの出力電圧は、前記外
部電圧よりも低いレベルである請求項１記載のセンスア
ンプの駆動信号発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94P40472 | 1994-12-31 | ||
| KR1019940040472A KR0121137B1 (ko) | 1994-12-31 | 1994-12-31 | 센스 앰프의 구동 신호 발생 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255482A true JPH08255482A (ja) | 1996-10-01 |
| JP3759212B2 JP3759212B2 (ja) | 2006-03-22 |
Family
ID=19406176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33892795A Expired - Fee Related JP3759212B2 (ja) | 1994-12-31 | 1995-12-26 | センスアンプの駆動信号発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5777493A (ja) |
| JP (1) | JP3759212B2 (ja) |
| KR (1) | KR0121137B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002064366A (ja) * | 2000-08-07 | 2002-02-28 | Hynix Semiconductor Inc | 省電力用条件付き捕獲フリップフロップ |
| JP2007141441A (ja) * | 2002-01-04 | 2007-06-07 | United Memories Inc | 集積回路装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3157683B2 (ja) * | 1994-08-30 | 2001-04-16 | 株式会社 沖マイクロデザイン | 半導体集積回路の静止時電流測定法、半導体集積回路 |
| DE602004022851D1 (de) | 2003-11-11 | 2009-10-08 | Panasonic Elec Works Co Ltd | Elektrischer rasierapparat |
| CN112542185B (zh) * | 2019-09-20 | 2024-05-14 | 长鑫存储技术有限公司 | 灵敏放大器及其控制方法、存储器读写电路以及存储器 |
| CN113470705B (zh) * | 2020-03-30 | 2024-05-14 | 长鑫存储技术有限公司 | 灵敏放大器、存储器和数据读出方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192997A (ja) * | 1986-02-20 | 1987-08-24 | Toshiba Corp | カレントミラ−型センスアンプ |
| US5192878A (en) * | 1988-10-11 | 1993-03-09 | Oki Electric Industry Co., Ltd. | High-speed differential amplifier |
| KR940003409B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| US5334890A (en) * | 1992-10-30 | 1994-08-02 | United Memories, Inc. | Sense amplifier clock driver |
| KR960009956B1 (ko) * | 1994-02-16 | 1996-07-25 | 현대전자산업 주식회사 | 반도체 소자의 감지 증폭기 |
-
1994
- 1994-12-31 KR KR1019940040472A patent/KR0121137B1/ko active IP Right Grant
-
1995
- 1995-12-26 JP JP33892795A patent/JP3759212B2/ja not_active Expired - Fee Related
- 1995-12-28 US US08/581,355 patent/US5777493A/en not_active Expired - Lifetime
-
1997
- 1997-10-17 US US08/953,555 patent/US5917345A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002064366A (ja) * | 2000-08-07 | 2002-02-28 | Hynix Semiconductor Inc | 省電力用条件付き捕獲フリップフロップ |
| JP2007141441A (ja) * | 2002-01-04 | 2007-06-07 | United Memories Inc | 集積回路装置 |
| JP4629649B2 (ja) * | 2002-01-04 | 2011-02-09 | ユナイテッド・メモリーズ・インコーポレーテッド | 集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US5917345A (en) | 1999-06-29 |
| KR960027304A (ko) | 1996-07-22 |
| US5777493A (en) | 1998-07-07 |
| KR0121137B1 (ko) | 1997-12-04 |
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