JP2007141441A - 集積回路装置 - Google Patents

Abstract

【課題】共有センスアンプドライブ技術において、従来のレイアウトおよび設計よりも「書込」リカバリ時間を顕著に改善する。
【解決手段】メモリセルのアレイを含む集積回路装置はメモリセルに結合可能な複数のセンスアンプを含み、センスアンプの各々はその第１および第２のラッチノードにそれぞれ結合される関連するプルアップおよびプルダウンスイッチング装置を有する。複数のセンスアンプの第１のサブセットはその第１のラッチノード（たとえばラッチＰチャネル"ＬＰ"）が電気的に結合されており、複数のセンスアンプの第２の異なる数のサブセットはその第２のラッチノード（たとえばラッチＮチャネル"ＬＮ"）が電気的に結合される。
【選択図】図３

Description

この発明は一般的に、集積回路（"ＩＣ"）メモリ、およびダイナミックランダムアクセスメモリ（"ＤＲＡＭ"）アレイを組入れる装置の分野に関する。より特定的には、この発明は、従来のレイアウトよりもかなり改善されたライトリカバリ時間をもたらす、こうしたメモリおよび装置に対する共有センスアンプ（シェアードセンスアンプ）ドライバ技術に関する。

多くのタイプのＤＲＡＭベース装置、または混載メモリアレイを含む集積回路が現在入手可能であり、そこには拡張データ出力（"ＥＤＯ"）、同期ＤＲＡＭ（"ＳＤＲＡＭ"）、ダブルデータレート（"ＤＤＲ"）ＤＲＡＭなどが含まれる。構成に拘らず、ＤＲＡＭの主要な目的はデータを記憶することである。機能的には、データはメモリに書込まれ、そこから読出されるかまたは周期的にリフレッシュされて記憶データの完全性を維持してもよい。現在の高密度設計において、各ＤＲＡＭメモリセルは、論理レベル"１"または"０"のいずれかを表わす値を記憶するために充電され得る関連キャパシタに結合されるパストランジスタを含む。これらのメモリセルに記憶されるデータは、これらのセルの行を相互接続する相補ビットラインに結合されるセンスアンプの列を通じて読出され、またそこに書込まれてもよい。

特定のセンスアンプの設計は、直列接続されたＰチャネルおよびＮチャネルトランジスタを含むクロスカップリングされたインバータで作られたクロスカップリングされた相補形金属酸化膜半導体（"ＣＭＯＳ"）ラッチを含んだ。Ｐチャネル装置の共通接続（コモンコネクション）は一般的にラッチＰチャネル（"ＬＰ"）ノードと呼ばれ、Ｎチャネルデバイスの対応する共通接続はラッチＮチャネル（"ＬＮ"）ノードと呼ばれる。

こうしたセンスアンプの列に対する可能なレイアウトの１つは、すべてのセンスアンプに対する共通ＬＰおよびＬＮドライバ装置を提供するためのものである。このようなアプローチは特定の利点を有し得るが、ＬＰおよびＬＮドライバトランジスタは非常に大きい必要があり、対応するＬＰおよびＬＮ信号ラインは比較的広い必要がある。そのため、比較的遅いラッチング速度がもたらされる恐れがあり、その結果それに伴う遅い「読出」および「書込」速度が得られる。さらに、列中のセンスアンプの数が大きければ、"０"のフィールドにおける論理レベル"１"が非常に遅くラッチする傾向があるなどの故障をもたらし得るデータパターンが起こり得る。

これらの不利益の特定のものを改善する試みにおいて、他のセンスアンプレイアウトは、センスアンプの全体の列に対して共通のかなり大きな装置の代わりに各センスアンプセルに比較的小さなプルアップおよびプルダウントランジスタが含まれた分散型ＬＰおよびＬＮドライバの使用を組込んだ。この技術の使用によって、より狭いＬＰＢ（ラッチＰチャネルバー）およびＬＮＢ（ラッチＮチャネルバー）信号ラインが列中の各センスアンプセルに対して垂直に走り得る。しかし、前述の共通ＬＰ／ＬＮドライバ技術よりも速い「読出」速度（ならびにより薄いＬＰＢおよびＬＮＢ信号ライン）を提供する一方で、これらの設計は、用いられる単一ＬＰドライバが小さいためになおも比較的遅い「書込（ライト）」リカバリ時間を示す。さらに、ある程度パターンに影響されない一方で、これらの設計はまた、個別の「読出」および「書込」列（"Ｙ"）選択およびデータラインが必要なより大きいオンチップセンスアンプ領域を必要とする。

この発明の共有センスアンプドライバ技術に従うと、選択されるＬＰおよびＬＮノードを列中の１つよりも多くのセンスアンプで共有するが、分散型ローカルＬＰ／ＬＮドライバアプローチを保存することによって、従来のレイアウトおよび設計よりも「ライト」リカバリ時間を顕著に改善できる。

一般的にいって、ここにはメモリセルのアレイを含む集積回路装置が開示され、それはモリセルに結合可能な複数のセンスアンプを含み、センスアンプの各々はその第１および第２のラッチノードにそれぞれ結合された関連するプルアップおよびプルダウンスイッチング装置を有する。複数のセンスアンプの第１のサブセットはその第１のラッチノードが電気的に結合されており、複数のセンスアンプの第２の異なる数のサブセットはその第２のラッチノードが電気的に結合されている。

ここにはメモリセルのアレイを含む集積回路装置がさらに開示され、ここでアレイはアレイのビットラインおよびメモリセルに結合された"Ｎ"個のセンスアンプを含み、Ｎ個のセンスアンプの第１の複数個は共通接続されたプルアップラッチノードを有し、Ｎ個のセンスアンプの第２の異なる数の複数個は共通接続されたプルダウンラッチノードを有する。

この発明の代表的な実施例で特に開示されるのは、ＬＰノードが８つのセンスアンプに共有されるセンスアンプレイアウトである。ここに開示される技術を用いることにより、ただ１つのＹアドレスが有効であるときにＰチャネルプルアップ装置は「ライト」リカバリモードに対して有効に８倍強くなるため、１６列のうちの１列（または３２中の１、または１０２４中の１など）のみが書込まれる。

２つのセンスアンプのグループの間でもＬＮノードを共有することによって、同じ理由からＮチャネルプルダウン装置も「ライト」リカバリに対してより強くなる。この発明のこの例示的な実現例において、ＬＮノードを２つのセンスアンプで共有することは特に面積効率のよいアプローチである。なぜなら隣接するセンスアンプは面積の不利益なくトランジスタの同じ活性領域を共有できるからである。実験的には、ＬＮノードを８つのセンスアンプで共有すると強すぎるセンスアンプがもたらされる恐れがあり、それに対する「書込」がより困難になることが定められている。

したがって、ここに開示される特定の実施例に対し、ＬＰノードを８つのセンスアンプで共有し、ＬＮノードを２つで共有することがここに記載される特定の実施例の設計および技術に対して最適であることが定められた。しかし、ここに開示される技術は、他のＬＰおよびＬＮノード共有関係が最適であると証明されるような（たとえば４：１または１６：４など）異なる技術、設計およびセンスアンプサイズに対して適用可能であり、ＬＮノード共有に対するＬＰノード共有の比は特定の設計に対して最適化できる。

基本的に、パターン感度領域を生じることなく最大数のＬＮおよびＬＰドライバを共有することが望ましい。Ｎチャネル装置は（理想的に同時の検知なしでも）対応する大きさのＰチャネル装置よりも強いため、Ｎチャネルプルダウントランジスタはより多くの検知およびラッチングを有効に行なう。「書込」は実際上１つのデータ書込（"ＤＷ"）ラインにおける「プルダウン」であるため（ＤＷにおいて２倍高く、相補のデータ書込バー（"ＤＷＢ"）ラインは「書込マスク」である）ため、Ｐチャネルトランジスタは「書込」リストア動作に対してより重要である。その結果、異なる数の共有ＬＮノードおよびＬＰノードが最適であることが見出された。

添付の図面とともに好ましい実施例の以下の説明を参照することによって、この発明の前述およびその他の特徴および目的、ならびにそれらを達成する態様がより明らかになり、この発明自体が最もよく理解されるであろう。

図１を参照すると、センスアンプ１２₀から１２_jの列１０に対する特定の先行技術のレイアウトが概略的に例示され、ここでは比較的広いＬＰ信号ライン１４およびＬＮ信号ライン１６、およびこれらのラインを駆動するための比較的大きなＬＮおよびＬＰドライバが必要である。

センスアンプ１２の各々は、ＬＰ信号ライン１４およびＬＮ信号ライン１６の間にそれぞれ結合された１対のクロスカップリングされたＣＭＯＳインバータで作られたラッチを含む。Ｎチャネルトランジスタ２０に直列接続されたＰチャネルトランジスタ１８は第１のインバータを含み、Ｎチャネルトランジスタ２４に直列接続されたＰチャネルトランジスタ２２は第２のインバータを含む。第２のインバータの出力ノードはビットライン（"ＢＬ"）ＢＬ＜０：ｉ＞２６に結合され、第１のインバータの出力ノードは相補のビットラインバー（"ＢＬＢ"）ＢＬＢ＜０：ｉ＞２８に結合される。

Ｎチャネルトランジスタ３０は、Ｙ＜０：ｉ＞ライン３８における列選択信号の状態に依存してデータ読出／書込バー（"ＤＲＷＢ"）ライン３４にＢＬＢ＜０：１＞ライン２８を選択的に結合し、Ｎチャネルトランジスタ３２は、同じ信号に応答してデータ読出／書込（"ＤＲＷ"）ライン３６にＢＬ＜０：ｉ＞ライン２６を選択的に結合する。比較的大きなＰチャネルトランジスタ４０は、そのゲート端子に結合されるライン４２におけるラッチＰチャネルバー（"ＬＰＢ"）信号に応答して比較的広いＬＰライン１４に供給電圧ソースＶＣＣを結合する。同様に、比較的大きなＮチャネルトランジスタ４４は、そのゲート端子に結合されるライン４６におけるラッチＮチャネルバー（"ＬＮＢ"）信号に応答して回路接地（"ＶＳＳ"）に比較的広いＬＮライン１６を結合する。

この設計に固有の問題の１つは、ノード１６および１４に対するＬＮおよびＬＰ信号ラインが非常に広い必要があり、対応するＬＮドライバ４４およびＬＰドライバ４０もセンスアンプ１２の全体の列を駆動するために非常に大きいことである。さらに、それらの比較的遅いラッチング速度のために、「読出」および「書込」時間も遅い。さらに、先に示したように、センスアンプ１２の数が大きければ、"０"のフィールドにおける論理レベル"１"が非常に遅くラッチするなどの故障をもたらすデータパターンが生じ得る。

さらに図２を参照すると、センスアンプ２０２₀から２０２_jの列２００の別の先行技術のレイアウトが概略的に例示される。ここに例示されるセンスアンプ２０２レイアウトは先行する図１の設計の欠陥のいくつかに対処するが、小さな単一ＬＰドライバを用いることによる比較的遅い「ライト」リカバリ時間をなおも示す。

センスアンプ２０２の各々は、ＬＰ＜０：ｉ＞ノード２０４およびＬＮ＜０：ｉ＞ノード２０６の間に結合される１対のクロスカップリングされたＣＭＯＳインバータを含むラッチを含む。第１のインバータは直列接続されたＰチャネルトランジスタ２０８およびＮチャネルトランジスタ２１０を含み、第２のインバータは直列接続されたＰチャネルトランジスタ２１２およびＮチャネルトランジスタ２１４を含む。第２のインバータの出力ノードはＢＬ＜０：ｉ＞ライン２１６に結合され、第１のインバータの出力ノードはＢＬＢ＜０：ｉ＞ライン２１８に結合される。

Ｎチャネルトランジスタ２２０は、ライン２２８における信号列書込信号ＹＷ＜０：ｊ＞の状態に依存してＤＷＢライン２２４にＢＬＢ＜０：ｉ＞ライン２１８を選択的に結合する。同様に、Ｎチャネルトランジスタ２２２は、同じ信号に応答してＤＷライン２２６にＢＬ＜０：ｉ＞ライン２１６を選択的に結合する。Ｐチャネルトランジスタ２３０は、ＬＰＢライン２３２における信号の状態に依存してＶＣＣにＬＰ＜０：ｉ＞ノード２０４を結合し、Ｎチャネルトランジスタ２３４は、ＬＮＢライン２３６における信号の状態に依存してＶＳＳにＬＮ＜０：ｉ＞ノード２０６を選択的に結合する。

直列接続されたＮチャネルトランジスタ２３８および２４０はＶＳＳにＤＲライン２４８を結合し、ここでトランジスタ２３８のゲートはライン２５０における列書込信号ＹＲ＜０：ｊ＞信号を受取るように結合され、トランジスタ２４０のゲートはＢＬＢ＜０：ｉ＞ライン２１８に結合される。類似の態様で、直列接続されたＮチャネルトランジスタ２４２および２４４はＶＳＳにＤＲＢライン２４６を結合し、ここでトランジスタ２４２のゲートはライン２５０におけるＹＲ＜０：ｊ＞信号を受取るように結合され、トランジスタ２４４のゲートはＢＬ＜０：ｉ＞ライン２１６に結合される。

この設計においては、センスアンプ２０２セルの各々に１つのトランジスタを置き、ＬＰＢ信号ライン２３２およびＬＮＢ信号ライン２３６を各センスアンプ２０２に対して垂直に走らせることによって、比較的小さなラッチＮチャネルトランジスタ２３４が比較的小さなラッチＰチャネルトランジスタ２３０とともに、センスアンプ列２００にわたって分配される。

この特定の設計の利点は、セル設計に対する知覚可能なパターン感度がないこと、「読出」速度が図１の設計によって示されるものよりも速いこと、ならびにＬＮＢ信号ライン２３６およびＬＰＢ信号ライン２３２も図１のＬＮおよびＬＰラインよりも細くできることなどである。しかし、この設計は小さい単一ＬＰドライバのために比較的遅い「ライト」リカバリ時間をなおも示し、比較的大きなセンスアンプ領域を必要とする。さらに、個別の「読出」および「書込」列選択信号ならびにデータラインが必要である。さらに、各センスアンプがそれ自身のＬＮおよびＬＰドライバを有し、ＬＮ／ＬＰノード２０６、２０４は各センスアンプに対して個別であるため、「読出」の際にセンスアンプ２０２当りのドライブが小さくなり過ぎる恐れがあり、その結果図１に示される設計のように「読出」が簡単なパスゲートによって行なわれたときには妨害がもたらされ得る。したがって、ここに示される４つの余分な装置（トランジスタ２３８、２４０、２４２および２４４）と共に「読出」前置増幅器（プリアンプ）が必要である。

図３をさらに参照すると、ＬＮノードを２つのセンスアンプで共有し、ＬＰノードを８つのセンスアンプで共有することによってより速い「ライト」リカバリ時間をもたらす、この発明の技術を実施する、センスアンプ３０２₀から３０２₇（ＳＡ＜０＞からＳＡ＜７＞）の列３００の代表的な実現例が概略的に例示される。

センスアンプ３０２の各々はここでも、ＬＰ＜０＞ノード３０４およびＬＮ＜０：３＞ノード３０６の間に結合された、１対のクロスカップリングされたＣＭＯＳインバータを含むラッチを含む。第１のインバータは直列接続されたＰチャネルトランジスタ３０８およびＮチャネルトランジスタ３１０を含み、第２のインバータは直列接続されたＰチャネルトランジスタ３１２およびＮチャネルトランジスタ３１４を含む。第２のインバータの出力ノードはＢＬ＜０：ｉ＞ライン３１６に結合され、第１のインバータの出力ノードはＢＬＢ＜０：ｉ＞ライン３１８に結合される。

Ｎチャネルトランジスタ３２０は、ライン３２８における信号ＹＷ＜０：７＞の状態に依存してＤＷＢライン３２４にＢＬＢ＜０：ｉ＞ライン３１８を選択的に結合する。同様に、Ｎチャネルトランジスタ３２２は、同じ信号に応答してＤＷライン３２６にＢＬ＜０：ｉ＞ライン３１６を選択的に結合する。Ｐチャネルトランジスタ３３０は、ＬＰＢライン３３２における信号の状態に依存してＶＣＣにＬＰ＜０＞ノード３０４を結合し、Ｎチャネルトランジスタ３３４は、ＬＮＢライン３３６における信号の状態に依存してＶＳＳにＬＮ＜０：３＞ノード３０６を選択的に結合する。

直列接続されたＮチャネルトランジスタ３３８および３４０はＶＳＳにＤＲライン３４８を結合し、ここでトランジスタ３３８のゲートはライン３５０におけるＹＲ＜０：７＞信号を受取るように結合され、トランジスタ３４０のゲートはＢＬＢ＜０：ｉ＞ライン３１８に結合される。類似の態様で、直列接続されたＮチャネルトランジスタ３４２および３４４はＶＳＳにＤＲＢライン３４６を結合し、ここでトランジスタ３４２のゲートはライン３５０におけるＹＲ＜０：７＞信号を受取るように結合され、トランジスタ３４４のゲートはＢＬ＜０：ｉ＞ライン３１６に結合される。

この発明のこの特定の例示的な実現例において、ＬＮノード３０６は隣接するセンスアンプ３０２の２つずつに共有され、ＬＰノード３０４は８つすべてのセンスアンプ３０２₀から３０２₇に共有される。このことは、そのレイアウトに固有のすべての利点を維持しながら図２の先行技術の設計の遅い「ライト」リカバリ時間を改善する働きをする。実験的には、「ライト」リカバリ速度は３００ピコ秒のオーダで改善されることが定められた。

さらに図４を参照すると、センスアンプ３０２の列４００のより高レベルの論理ブロックが例示され、その部分は先行する図３において前により詳細に例示された。

本発明のこの例示的な実現例においては、１６個またはそれ以上のセンスアンプ３０２（包含的にＳＡ＜０＞からＳＡ＜１５＞とラベルされる）が含まれてもよく、それは８つのセンスアンプ（たとえば包含的にＳＡ＜０＞からＳＡ＜７＞）のいくつかのサブセット列３００にグループ分けされる。ここに示されるとおり、列の各々において、ＬＰノード３０４₀（ＬＰ０）はそのサブセットにおけるすべてのセンスアンプ３０２に対して共通であり、ＬＮノード３０６はセンスアンプ３０２の２個の各サブセットの間に共通接続される。よって、この発明のこの代表的な実施例において、８つのセンスアンプ３０２₀から３０２₇は共通接続されたＬＰノード３０４₀を有し、センスアンプ３０２₀および３０２₁（ＳＡ＜０＞およびＳＡ＜１＞）は共通ＬＮノード３０６₀を有し、センスアンプ３０２₂および３０２₃（ＳＡ＜２＞およびＳＡ＜３＞）は共通ＬＮノード３０６₁を有し、センスアンプ３０２₄および３０２₅（ＳＡ＜４＞およびＳＡ＜５＞）は共通ＬＮノード３０６₂を有し、センスアンプ３０２₆および３０２₇（ＳＡ＜６＞およびＳＡ＜７＞）は共通ＬＮノード３０６₃を有する。

類似の態様で、共通ＬＮノード３０６₄から３０６₇を有するセンスアンプ３０２の同様にグループ分けされたサブセットによって示されるように、センスアンプ３０２の別のサブセットが共通接続されたＬＰノード３０４₁（ＬＰ１）を有してもよい。なお、この発明の趣旨および範囲から逸脱することなく、用いられる特定の設計、装置の大きさおよびプロセス技術に依存して、共通接続されるＬＰノード３０４およびＬＮノード３０６を有するセンスアンプ３０２のその他のグループ分けも可能である。

図５をさらに参照すると、特定のＤＲＡＭアレイ列回路５００が概略的に例示され、ここには図３および図４に示されるようなセンスアンプドライバ技術が用いられている。これらの図面を参照すると、前に説明したものと類似の構成要素、構造および装置には同様に番号が付けられており、その前述の説明がここでも十分である。

特に図５（Ａ）を参照すると、ここに示されるように、回路５００は前述のようにトランジスタ３０８、３１０、３１２および３１４で作られたＣＭＯＳラッチを含む。これも前に開示したとおり、ＬＰノード３０４は、そのゲート端子がライン３３２におけるＬＰＢ信号を受取るように結合されたトランジスタ３３０によって、供給電圧ソース（この実施例においては"ＳＡＶＣＣ"と例示される）に選択的に結合可能である。同様に、ＬＮノード３０６は、そのゲート端子がライン３３６におけるＬＮＢ信号を受取るように結合されたトランジスタ３３４によって、基準電圧ソース（この実施例においては"ＳＡＶＳＳ"と例示される）に選択的に結合可能である。

ＣＭＯＳラッチの出力ノードは、ここではそれぞれ"ＬＡＴ"（ラッチ）および"ＬＡＴＢ"（ラッチバー）とラベルされ、かつライン５０６における分離（"ＩＳＯＬ"）信号の状態に応答してそれぞれＮチャネルトランジスタ５０４および５１０によって、ビットライン（"ＢＬＬ"）５０２およびビットラインバー（"ＢＬＢＬ"）ライン５０８から選択的に分離される相補ビットライン３１６および３１８に結合される。ＢＬＬライン５０２およびＢＬＢＬライン５０８は、ライン５１４におけるＳＨＬ信号に応答してＮチャネルトランジスタ５１２によって共に選択的に結合されてもよく、またそれぞれＮチャネルトランジスタ５１６および５１８を通じて、そのゲート端子に結合されたライン５２２におけるＳＨ２Ｌ信号に応答してライン５２０におけるビットライン基準（"ＢＬＲＥＦ"）信号に個別に結合されてもよい。

特に図５Ｂに関して、回路５００は、ライン３５０における列読出（"ＹＲ"）信号によって制御されることが前に説明された、ビットライン３１６および３１８ならびにデータ読出（"ＤＲＬ"または"ＤＲ"）ライン３４８およびデータ読出バー（"ＤＲＬＢ"または"ＤＲＢ"）ライン３４６の間に結合されたトランジスタ３３８、３４０、３４２および３４４を含む「読出」回路を含む。「書込」回路は、データ書込（"ＤＷＬ"または"ＤＷ"）ライン３２６およびデータ書込バー（"ＤＷＬＢ"または"ＤＷＢ"）ライン３２４にビットライン３１６、３１８を結合するための、ライン３２８における列書込（"ＹＷ"）信号によって制御されるトランジスタ３２０および３２２を含む。

１対のＮチャネルトランジスタ５２６および５３２は、ライン５２８における分離（"ＩＳＯＲ"）信号に応答してそれぞれビットライン（"ＢＬＲ"）５２４およびビットラインバー（"ＢＬＢＲ"）ライン５３０からビットライン３１６および３１８を分離するために動作する。ＢＬＲライン５２４およびＢＬＢＲライン５３０は、ライン５３６におけるＳＨＲ信号に応答してＮチャネルトランジスタ５３４によって共に選択的に結合されてもよく、またそれぞれＮチャネルトランジスタ５３４および５４０を通じて、そのゲート端子に結合されたライン５４２におけるＳＨ２Ｒ信号に応答してライン５２０におけるＢＬＲＥＦ信号に個別に結合されてもよい。

したがって提供されるのはメモリセルのアレイを含む集積回路装置に対する共有センスアンプドライバ技術であり、これはメモリセルに結合可能な複数のセンスアンプを含み、センスアンプの各々はそれぞれその第１および第２のラッチノードに結合された関連するプルアップおよびプルダウンスイッチング装置を有する。複数のセンスアンプの第１のサブセットはその第１のラッチノード（たとえばラッチＰチャネル"ＬＰ"）が電気的に結合されており、複数のセンスアンプの第２の異なる数のサブセットはその第２のラッチノード（たとえばラッチＮチャネル"ＬＮ"）が電気的に結合されている。選択されるＬＰおよびＬＮノードを列中の１つよりも多くのセンスアンプで共有することによって、従来のレイアウトおよび設計よりも「ライト」リカバリ時間を顕著に改善できる。

特定のセンスアンプ構成、半導体技術などとともにこの発明の原理を説明してきたが、前述の説明は単に例としてのみなされたものであって、この発明の範囲を制限するものではないことが明らかに理解されるべきである。特に、前述の開示の教示が関連技術の当業者にその他の変更形を示唆することが認識される。このような変更形は、それ自体は既に公知でありかつここに既に記載した特徴の代わりに、またはそれに加えて用い得るその他の特徴を含んでもよい。この出願における請求項は特徴の特定の組合せに対して示されているが、この開示の範囲はまた、明確にまたは暗に開示されるあらゆる新たな特徴または特徴のあらゆる新たな組合せ、または関連技術における当業者に明らかとなるそのあらゆる一般化または変更形を、それがいずれかの請求項において現在請求されるのと同じ発明に関係していてもいなくても、またそれがこの発明が直面するのと同じ技術的問題のいずれかまたはすべてを軽減してもしなくても、含むことが理解されるべきである。出願者は、この出願またはここから派生するあらゆるさらなる出願の遂行の際に、このような特徴および／またはこのような特徴の組合せに対する新たな請求項を示す権利を保有する。

比較的広いＬＮおよびＬＰ信号ラインならびにそれらのラインを駆動するための比較的大きいＬＮおよびＬＰドライバを必要とする、センスアンプの列の先行技術のレイアウトを概略的に例示する図である。 先行する図面の設計の欠陥のいくつかに対処するが、センスアンプ当り小さい単一のＬＰドライバを用いるために比較的遅い「ライト」リカバリ時間をなおも示す、センスアンプの列の別の先行技術のレイアウトを概略的に例示する図である。 ＬＮノードを２つのセンスアンプで共有し、ＬＰノードを８つのセンスアンプで共有することによってより速い「ライト」リカバリ時間をもたらす、この発明の技術を実施するセンスアンプの列の代表的な実現例を概略的に例示する図である。 センスアンプの列のより高レベルの論理ブロック例示図であり、その部分は前に図３により詳細に例示した。 図３および図４に示されるようなセンスアンプドライバ技術を用いる特定のＤＲＡＭアレイ列回路を概略的に例示する図である。

符号の説明

３０２ センスアンプ、３０８ Ｐチャネルトランジスタ、３１０ Ｎチャネルトランジスタ

Claims (29)

1. メモリセルのアレイを含む集積回路装置であって、
   前記メモリセルに結合可能な複数のセンスアンプを含み、前記センスアンプの各々はその第１および第２のラッチノードにそれぞれ結合される関連するプルアップおよびプルダウンスイッチング装置を有し、
   前記複数のセンスアンプの第１のサブセットは前記第１のラッチノードが電気的に結合されており、前記複数のセンスアンプの第２の異なる数のサブセットは前記第２のラッチノードが電気的に結合される、集積回路装置。
2. メモリセルの前記アレイはダイナミックランダムアクセスメモリを含む、請求項１に記載の集積回路装置。
3. 前記センスアンプはＣＭＯＳラッチを含む、請求項１に記載の集積回路装置。
4. 前記プルアップ装置は、供給電圧ソースに前記第１のラッチノードを選択的に結合するためのＰチャネルトランジスタを含む、請求項３に記載の集積回路装置。
5. 前記Ｐチャネルトランジスタのゲート端子はラッチＰチャネル信号を受取るように結合される、請求項４に記載の集積回路装置。
6. 前記プルダウン装置は、基準電圧ソースに前記第２のラッチノードを選択的に結合するためのＮチャネルトランジスタを含む、請求項３に記載の集積回路装置。
7. 前記Ｎチャネルトランジスタのゲート端子はラッチＮチャネル信号を受取るように結合される、請求項６に記載の集積回路装置。
8. 前記複数のセンスアンプの前記第１のサブセットは前記複数のセンスアンプの前記第２のサブセットよりも大きい、請求項１に記載の集積回路装置。
9. センスアンプの前記第１のサブセットは８つのセンスアンプを含む、請求項８に記載の集積回路装置。
10. センスアンプの前記第２のサブセットは２つのセンスアンプを含む、請求項８に記載の集積回路装置。
11. 前記ＣＭＯＳラッチは、前記メモリアレイの第１および第２の相補ビットラインにそれぞれ結合された第１および第２の出力ノードを含む、請求項３に記載の集積回路装置。
12. 前記第１および第２の出力ノードは、書込制御信号に応答して相補の第１および第２のデータ書込ラインに選択的に結合可能である、請求項１１に記載の集積回路装置。
13. 読出制御信号に応答して前記ＣＭＯＳラッチの前記第１および第２の出力ノードの状態をそれぞれ示すための相補の第１および第２のデータ読出ラインをさらに含む、請求項１１に記載の集積回路装置。
14. メモリセルのアレイを含む集積回路装置であって、前記アレイは、前記アレイおよび前記メモリセルのビットラインに結合されるＮ個の整数のセンスアンプを含み、
    前記Ｎ個のセンスアンプのうちの第１の複数個は、共通接続されるプルアップラッチノードを有し、
    前記Ｎ個のセンスアンプのうちの前記第１の複数個とは異なる第２の複数個は、共通接続されるプルダウンラッチノードを有する、集積回路装置。
15. 前記Ｎ個のセンスアンプの前記第１の複数個は前記Ｎ個のセンスアンプの前記第２の複数個よりも大きい、請求項１４に記載の集積回路装置。
16. 前記Ｎ個のセンスアンプの前記第１の複数個は４の整数倍Ｘのセンスアンプを含み、前記Ｎ個のセンスアンプの前記第２の複数個はＸ／４センスアンプを含む、請求項１４に記載の集積回路装置。
17. 前記Ｎ個のセンスアンプの前記第１の複数個は８つのセンスアンプを含む、請求項１４に記載の集積回路装置。
18. 前記Ｎ個のセンスアンプの前記第２の複数個は２つのセンスアンプを含む、請求項１４に記載の集積回路装置。
19. 前記プルアップラッチノードはＬＰノードを含み、前記プルダウンラッチノードはＬＮノードを含む、請求項１４に記載の集積回路装置。
20. 前記Ｎ個のセンスアンプの各々はＣＭＯＳラッチを含む、請求項１４に記載の集積回路装置。
21. メモリセルのアレイを含む集積回路装置であって、
    複数のセンスアンプを含み、前記センスアンプの各々は相補の出力ノードならびに対向するプルアップおよびプルダウンノードを有するＣＭＯＳラッチを含み、前記出力ノードはメモリセルの前記アレイに結合される相補ビットラインに結合され、さらに第１の制御信号に応答して供給電圧ソースに前記プルアップノードを選択的に結合するための、前記複数のセンスアンプの各々に関連する第１のスイッチング装置と、
    第２の制御信号に応答して基準電圧ソースに前記プルダウンノードを選択的に結合するための、前記複数のセンスアンプの各々に関連する第２のスイッチング装置とを含み、
    前記複数のセンスアンプの第１のサブセットの前記プルアップノードが共通接続され、前記複数のセンスアンプの前記第１のサブセットの第２の異なる数のサブセットの前記プルダウンノードが共通接続される、集積回路装置。
22. メモリセルの前記アレイはダイナミックランダムアクセスメモリを含む、請求項２１に記載の集積回路装置。
23. 前記第１のスイッチング装置はＰチャネルトランジスタを含む、請求項２１に記載の集積回路装置。
24. 前記Ｐチャネルトランジスタのゲート端子はラッチＰチャネル信号を受取るように結合される、請求項２３に記載の集積回路装置。
25. 前記第２のスイッチング装置はＮチャネルトランジスタを含む、請求項２１に記載の集積回路装置。
26. 前記Ｎチャネルトランジスタのゲート端子はラッチＮチャネル信号を受取るように結合される、請求項２５に記載の集積回路装置。
27. 前記複数のセンスアンプの前記第１のサブセットは前記複数のセンスアンプの前記第２の異なる数のサブセットよりも大きい、請求項２１に記載の集積回路装置。
28. 前記センスアンプの前記第１のサブセットは８つのセンスアンプを含む、請求項２７に記載の集積回路装置。
29. 前記センスアンプの前記第２の異なる数のサブセットは２つのセンスアンプを含む、請求項２８に記載の集積回路装置。

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