KR20010069208A

KR20010069208A - 반도체 기억 장치

Info

Publication number: KR20010069208A
Application number: KR1020000033437A
Authority: KR
Inventors: 가와스미아쯔시
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1999-06-18
Filing date: 2000-06-17
Publication date: 2001-07-23
Also published as: KR100378270B1; JP2001006372A; JP3967493B2; US6366492B1

Abstract

본 발명은 메모리 셀 어레이(1)와, 비트선 BL 및 bBL에 기입 데이터를 전송하고, 기입 후 로우 레벨이 된 비트선 BL 및 bBL에 전위 회복을 위한 하이 레벨 전압을 공급하는 기입 드라이버(3)와, 비트선 BL 및 bBL에 판독되는 데이터를 감지 증폭하는 감지 증폭기(2)와, 비트선 BL 및 bBL에 설치되어 비트선 전위에 의해 자동적으로 온 오프 제어되는 비트선 부하(4 및 4')를 구비하는 SRAM에 관한 것이다. 이 비트선 부하(4 및 4')는 비트선 BL 및 bBL과 전원 Vcc 간에 설치된 PMOS 트랜지스터 QP1 및 QP2와, 이들을 비트선 BL 및 bBL의 반전 전위에 의해 제어하는 인버터 I4로 구성된다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 SRAM의 리커버리 동작을 가속시킬 수 있는 비트선 부하(bitline loads)에 관한 것이다.

도 1은 종래의 SRAM의 메모리 코어 회로의 구성을 나타내고 있다. 메모리셀 어레이(100)는 복수의 비트선쌍 BL 및 bBL(BL0, bBL0, BL1, bBL2, …)과 복수의 워드선 WL(WL0, WL1, …)의 각 교차부에 메모리셀 MC를 배치하여 구성된다. 비트선쌍 BL, bBL의 일단에는 비트선 부하(104 및 104')로서 PMOS 트랜지스터 QP1 및 QP2가 접속되며, 타단은 컬럼 게이트(5)를 통하여 데이터선쌍 DL 및 bDL에 접속된다. 데이터선쌍 DL 및 bDL에는 데이터 기입을 위한 기입 드라이버(3)가 설치되며, 또한 데이터 판독을 위한 감지 증폭기(2)가 설치된다.

데이터 기입 시, 도 2에 도시한 바와 같이 라이트 인에이블 신호/WE가 "L"이 되며, 기입 데이터 DIN에 따라서 데이터선쌍 DL 및 bDL의 한쪽이 "L", 다른쪽이 "H"가 된다. 이것이 컬럼 게이트(5)에 의해 선택되어 있는 비트선쌍 BL, bBL에 전송되며, 워드선 WL에 의해 선택되는 메모리셀 MC에 기입된다. 기입이 종료하면,라이트 인에이블 신호는 /WE="H"로 되며, 데이터선쌍 DL, bDL은 모두 "H"가 되어, 비트선쌍 BL, bBL을 다음의 데이터 판독 또는 기입에 대비하여 모두 "H" 레벨로 하는 라이트 리커버리(write recovery) 동작이 행해진다. 리커버리 동작에서는 프리차지 신호/PCH가 "L"이 되며 비트선 부하(104 및 104')인 PMOS 트랜지스터 QP1 및 QP2가 온(ON) 된다.

대용량화한 SRAM에서는 비트선 용량 및 데이터선 용량이 크기 때문에, 기입 드라이버(3)만으로 리커버리 동작을 행하는 것은 고속 성능의 점에서 문제가 있다. 이 때문에, 리커버리 동작에서는 도 2에 도시한 바와 같이, 프리차지 신호/PCH를 "L"로 하여, 비트선 소스 부하 PMOS 트랜지스터 QP1 및 QP2를 온으로 하여, 비트선쌍 BL 및 bBL의 충전을 가속하도록 하고 있다. 데이터 기입 및 판독 동작에서는 프리차지 신호는 /PCH="H"를 유지한다.

그러나, 종래의 비트선 리커버리 제어의 방식에서는 기입 드라이버(103)의 온 오프(ON/OFF)와 비트선 부하(104 및 104')인 PMOS 트랜지스터 QP1, QP2의 온 오프의 타이밍을 조정해야만 하고, 타이밍이 어긋나면 기입 데이터의 파괴나 쓸데 없는 전력 소비의 원인이 된다. 또한 비트선 부하에 의한 리커버리는 동일 워드선에 의해 선택되는 모든 비트선에 대하여 행해지므로, 부하의 게이트 용량의 충방전에서도 많은 전력이 소비된다.

본 발명은 상술한 바와 같이 종래의 반도체 기억 회로가 가지는 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은 기입 드라이버의 제어만으로 자동적으로 비트선 리커버리 동작이 행해지도록 하여, 타이밍 마진의 향상과 소비 전력 저감을 도모한 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명의 바람직한 실시 형태로서의 반도체 집적 회로는 비트선과 워드선이 교차하여 배치되며, 그 교차부에 메모리 셀이 배치된 메모리 셀 어레이와,

상기 비트선에 기입 데이터를 전송함과 함께, 기입 후 로우 레벨이 된 비트선에 하이 레벨 전압을 공급하여 리커버리 동작을 행하는 기입 드라이버와,

상기 비트선에 판독된 데이터를 감지 증폭하는 감지 증폭기와,

상기 비트선과 제1 전원 간에 설치되며, 비트선의 전위에 의해 동작이 제어되며 상기 기입 드라이버에 의한 리커버리 동작에 있어서, 상기 비트선이 어느 레벨까지 전위를 회복함으로써 온(ON)하여 리커버리 동작을 가속하는 비트선 부하를 갖는 것을 특징으로 한다.

따라서, 비트선의 비트선 부하는 비트선 전위에 의해 자동적으로 제어되며, 기입 드라이버에 의한 리커버리 동작에서 비트선이 어느 레벨까지 전위를 회복함으로써 온하여 리커버리 동작을 가속하는 것으로 하고 있다. 따라서, 기입 드라이버 간에 타이밍 조정이 필요하지 않기 때문에, 타이밍 마진이 향상되고, 부하의 제어로 소비되고 있던 쓸데없는 전력도 삭감된다.

또한, 본 발명의 다른 적합한 실시 형태로서의 반도체 집적 회로에서는 상기 비트선 부하는 그 드레인이 비트선에 접속되며 그 소스가 전원 단자에 접속된 PMOS 트랜지스터와, 상기 PMOS 트랜지스터의 게이트에 상기 비트선의 전위를 반전하여 제공하는 인버터를 갖는 것을 특징으로 한다. 이에 의해, 기입 드라이버에 의한리커버리 동작에서 로우 레벨측으로 천이한 비트선의 전위가 인버터의 회로 임계치까지 회복하면 자동적으로 PMOS 트랜지스터가 온하여 그 비트선의 하이 레벨로의 회복을 가속하는 동작이 행해진다. 또한, 데이터 기입 시는 "L" 레벨로 천이하는 비트선에서는 그 전위가 인버터의 회로 임계치 이하가 되면 전류원 PMOS 트랜지스터가 오프가 되며 쓸데없는 전류를 흘리지 않으면서, 고속 데이터 기입이 가능해진다.

또한, 본 발명의 다른 적합한 실시 형태로서의 반도체 집적 회로에서는 상기 비트선 부하는 상기 PMOS 트랜지스터와 직렬로 접속된 NMOS 트랜지스터를 더 구비하고 상기 NMOS 트랜지스터의 드레인은 비트선 및 상기 PMOS 트랜지스터의 드레인에 접속되며, 그 소스는 제2 전원에 접속되며, 그 게이트에 상기 인버터의 출력이 공급되는 것을 특징으로 한다. 이에 의해, 비트선 부하는 2개의 인버터의 입출력을 역병렬 접속한 플립플롭을 구성하게 된다. 이와 같은 비트선 부하를 이용하면 데이터 기입 시, 로우 레벨측으로 천이하는 비트선측에서 NMOS 트랜지스터가 온이 되며, 그 비트선의 레벨 천이가 가속된다. 따라서, 고속 데이터 기입이 한층 더 가능해진다.

또한, 본 발명의 다른 적합한 실시 형태로서의 반도체 집적 회로에서는 상기 비트선 부하 내의 상기 인버터는 출력 전압 진폭이 억제되는 것을 특징으로 한다.

또한, 본 발명의 다른 적합한 실시 형태로서의 반도체 집적 회로에서는 상기 비트선 부하는 그 드레인이 제1 전원에 접속되며 그 소스가 비트 라인에 접속된 NMOS 트랜지스터와, 상기 NMOS 트랜지스터의 게이트에 상기 비트선의 전위를 공급하기 위한 직렬로 접속된 한쌍의 인버터가 구성되어 있는 것을 특징으로 한다.

또한, 본 발명의 다른 적합한 실시 형태로서의 반도체 집적 회로에서는 상기 메모리 셀은 SRAM 셀이며 상기 감지 증폭기는 유입하는 전류차를 감지 증폭하는 전류 증폭형 감지 증폭기인 것을 특징으로 한다.

도 1은 종래의 SRAM의 구성을 나타내는 도면.

도 2는 종래의 SRAM의 데이터 기입과 라이트 리커버리의 동작 타이밍을 나타내는 도면.

도 3은 본 발명의 실시 형태 1에 따른 SRAM의 구성을 나타내는 도면.

도 4는 도 3에 도시하는 메모리셀의 구성을 나타내는 도면.

도 5는 도 3에 도시하는 감지 증폭기의 구성을 나타내는 도면.

도 6은 도 3에 도시하는 감지 증폭기 이외의 구성을 나타내는 도면.

도 7은 도 3에 도시하는 실시 형태 1의 SRAM의 데이터 기입과 라이트 리커버리 동작을 나타내는 타이밍도.

도 8은 본 발명의 실시 형태 2에 따른 SRAM의 비트선 부하의 구성을 나타내는 도면.

도 9는 본 발명의 실시 형태 3에 따른 SRAM의 구성을 나타내는 도면.

도 10은 본 발명의 실시 형태 4에 따른 SRAM의 구성을 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리셀 어레이

2 : 감지 증폭기

3 : 기입 드라이버

5 : 컬럼 게이트

41, 42 : 전류 검출 회로

43, 44 : 인버터

본 발명의 상기 및 다른 목적과, 특징과, 양상과, 이점이 첨부하는 도면에 대한 본 발명의 자세한 설명으로부터 명백해질 것이다.

이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.

[실시 형태 1]

도 3은 본 발명의 실시 형태 1에 따른 SRAM의 코어 회로 구성을 나타내고 있다. 그 기본 구성은 종래의 도 8과 마찬가지이며, 메모리셀 어레이(1)는 복수의 비트선쌍 BL 및 bBL(BL0, bBL0, BL1, bBL1, …)과 복수의 워드선 WL(WL0, WL1, …)의 각 교차부에 메모리셀 MC를 배치하여 구성된다. 비트선쌍 BL 및 bBL의 일단에는 비트선 부하(4 및 4')로서 PMOS 트랜지스터 QP1 및 QP2가 접속되며, 타단은 컬럼 게이트(5)를 통하여 데이터선쌍 DL 및 bDL에 접속된다. 데이터선쌍 DL 및 bDL에는 데이터 기입을 위한 기입 드라이버(3)가 설치되며 또한 데이터 판독을 위한 감지 증폭기(2)가 설치된다.

메모리셀 MC는 도 4에 도시한 바와 같이, 인버터 I11 및 I12를 접속하여 이루어지는 플립플롭에 의한 SRAM 셀이며, 그 노드 N1 및 N2는 워드선 WL에 의해 구동되는 트랜스퍼 게이트 NMOS 트랜지스터 QN11 및 QN12를 통하여 각각 비트선 BL,bBL에 접속되어 있다.

이 실시 형태 1의 SRAM에 있어서, 비트선 부하(4 및 4')는 소스를 전원 단자 Vcc에 접속하고, 드레인을 각각 비트선쌍 BL 및 bBL에 접속한 PMOS 트랜지스터 QP1 및 QP2와, 이들의 게이트에 각각 비트선쌍 BL 및 bBL의 전위를 반전하여 제공하는 인버터 I4를 구비하여 구성된다.

따라서, 비트선 부하(4)는 제어 단자를 갖지 않고, 다음에 설명한 것과 같이 데이터 기입 후의 리커버리 동작 등에 있어서 비트선쌍 BL 및 bBL의 전위에 의해 자동적으로 온 오프가 제어되어 리커버리 동작을 가속하는 동작이 행해진다.

데이터선 DL 및 bDL에 접속되는 기입 드라이버(3)는 기입 신호/WE에 의해 제어되는 NOR 게이트 G1 및 G2를 주체로 하여 구성된다. NOR 게이트 G1 및 G2에는 기입 데이터 DIN과 이것을 인버터 I3에 의해 반전한 데이터가 입력된다. 따라서, 기입 신호/WE가 "L"일 때 기입 데이터 DIN의 "H" 및 "L"에 따라 데이터선쌍 DL 및 bDL에 한쪽이 "H"로 다른쪽이 "L"로 되는 상보 신호가 공급된다.

데이터선쌍 DL 및 bDL에 접속되는 감지 증폭기(2)는 고속 증폭 작용을 위해서 전류 증폭형으로 하는 것이 바람직하다. 구체적으로 전류 증폭형 감지 증폭기(2)는 예를 들면, 도 5와 같이 구성된다.

비트선쌍의 한쪽 BL에 접속되는 감지 입력 노드 SAIN1과 접지 단자 Vss 간에 PMOS 트랜지스터 QP31 및 QP33이 직렬 접속되며, 다른쪽 bBL에 접속되는 감지 입력 노드 SAIN2와 접지 단자 Vss 간에 PMOS 트랜지스터 QP32 및 QP34가 직렬 접속된다. PMOS 트랜지스터 QP33 및 QP34의 게이트에는 활성화 신호 /SA가 들어간다. PMOS트랜지스터 QP31의 게이트는 PMOS 트랜지스터 QP32와 QP34의 접속 노드 N12에 접속되며, PMOS 트랜지스터 QP32의 게이트는 PMOS 트랜지스터 QP31과 QP33의 접속 노드 N11에 접속된다. 접속 노드 N11 및 N12가 감지 출력 노드 SAOUT1 및 SAOUT2가 된다.

도 5에 도시하는 감지 증폭기(2)에서는 선택된 메모리셀 MC의 데이터에 따라서 감지 입력 노드 SAIN1 및 SAIN2에 공급되는 전류의 차가 노드 N11 및 N12의 전위차가 되며, 이것이 PMOS 트랜지스터 QP31 및 QP32에 정 귀환됨으로써 전류차가 증폭된다. 이에 따라, 감지 출력 노드 SAOUT1 및 SAOUT2에 "H" 및 "L" 출력이 얻어진다.

전류 증폭형 감지 증폭기(2)로서, 도 6의 구성을 이용할 수 있다. 이것은 감지 입력 노드 SAIN1 및 SAIN2와 접지 단자 Vss 간에 2계통의 전류 검출 회로(41 및 42)가 설치되며, 이들의 전류 검출 회로(41 및 42)의 출력을 반전 증폭하는 인버터(43 및 44)가 설치되어 구성된다. 한쪽 전류 검출 회로(41)는 전류 미러(current mirror)를 구성하는 PMOS 트랜지스터 QP41 및 QP42와, 이들의 드레인과 접지 단자 Vss 간에 설치된 NMOS 트랜지스터 QN41 및 QN42에 의해 구성된다. 다른쪽의 전류 검출 회로(42)도 마찬가지로, 전류 미러를 구성하는 PMOS 트랜지스터 QP43 및 QP44와, 이들의 드레인과 접지 단자 Vss 간에 설치된 NMOS 트랜지스터 QN43 및 QN44에 의해 구성된다.

단지, 전류 검출 회로(41)에서는 감지 입력 노드 SAIN1측의 PMOS 트랜지스터 QP41의 게이트·드레인이 접속되어 있는데 대하여, 전류 검출 회로(42)에서는 반대로, 감지 입력 노드 SAIN2측의 PMOS 트랜지스터 QP43의 게이트·드레인이 접속되어 있다. 또한, 전류 검출 회로(41)에서는 NMOS 트랜지스터 QN42의 게이트·드레인이 접속되며, 전류 검출 회로(42)에서는 NMOS 트랜지스터 QN44의 게이트·드레인이 접속되어 있다.

도 6에 도시한 구성의 감지 증폭기 회로에서는 감지 입력 노드 SAIN1측의 입력 전류가 크다고 하면, PMOS 트랜지스터 QP42는 PMOS 트랜지스터 QP41과 동일 전류를 흘리려고 하는 결과, 그 소스·드레인 간의 전압이 커지며 노드 N41의 전위가 저하된다. 반대로, 감지 입력 노드 N2측의 입력 전류가 큰 경우에는 노드 N42의 전위가 저하된다. 이들 노드 N41 및 N42의 전위 변화는 각각 NMOS 트랜지스터 QN41 및 QN43 드레인 전위 변화가 되며, PMOS 트랜지스터 QP42 및 QP44에 귀환된다. 이상의 결과, 데이터에 따라서 노드 N41 및 N42 한쪽이 "H"로, 다른쪽이 "L"이 되며 이들이 인버터(43 및 44)에 의해 반전되어 출력된다.

다음에, 도 7을 이용하여 이 실시 형태 1의 SRAM에서의 데이터 기입과, 그 후의 리커버리 동작을 설명한다.

기입 신호 /WE가 "L"이 됨으로써 기입 드라이버(3)는 기입 데이터 DIN에 따라서, 데이터선 DL 및 bDL의 한쪽에 "H", 다른쪽에 "L"을 출력한다. 이 상보 신호는 컬럼 게이트(5)에 의해 선택된 비트선쌍 BL 및 bBL에 전송되며 워드선 WL에 의해 선택된 메모리셀 MC에 기입된다. 여기까지의 기입 동작은 종래와 동일하다.

이상의 데이터 기입 동작에 있어서, 비트선쌍 BL 및 bBL의 한쪽 BL이 "H"로 다른쪽 bBL이 "L"이 되는 데이터가 제공된 것으로 한다. 이 때, 비트선 부하(4)의비트선 BL측의 PMOS 트랜지스터 QP1은 온을 유지하고, 비트선 BL을 "H"로 유지한다. 비트선 bBL은 "H"로 충전된 상태부터 전위가 저하하여, 그 전위가 인버터 I4의 회로 임계치보다 낮아지면, 인버터 I4의 출력이 "H"가 되어, 따라서 PMOS 트랜지스터 QP2는 오프가 된다. 즉, 비트선 bBL은 비트선 부하(4')로부터의 전류 공급이 없어져, 거의 접지 전위 Vss까지 저하한다.

기입 신호 /WE가 "H"가 됨으로써 라이트 리커버리 동작이 행해진다. 이 때, 기입 드라이버(3)의 출력은 모두 "H"가 되며 이것이 기입으로 선택된 비트선쌍 BL 및 bBL에 전송된다. "L" 레벨측의 비트선 bBL은 기입 드라이버(3)의 출력에 의해 전위가 상승하여, 이것이 인버터 I4의 회로 임계치를 넘으면, 비트선 부하(4') 내의 PMOS 트랜지스터 QP2가 온한다. 따라서, 그 후는 PMOS 트랜지스터 QP2를 통하여 전원 Vcc로부터 비트선 bBL에 전류가 공급되어 리커버리 동작이 가속된다. 즉, 리커버리 동작은 기입 드라이버(3)와 비트선 부하(4)의 협동에 의해 행해진다. 리커버리 종료 전에 컬럼 게이트(5)가 폐쇄하여도 비트선의 레벨이 인버터의 회로 임계치를 넘고 있으면, PMOS 트랜지스터 QP2가 리커버리 동작을 계속한다.

이상과 같이 이 실시 형태 1에 따르면, 라이트 리커버리의 타이밍은 기입 드라이버(3)의 타이밍 제어에 의해 자동적으로 결정되며, 종래와 같이 비트선 부하(4 및 4')의 제어 타이밍과 기입 드라이버의 타이밍의 어긋남을 걱정할 필요는 없다. 따라서 타이밍 마진이 크게 된다. 또한, 데이터 기입 시, "L" 레벨로 천이하는 비트선측에서는 비트선 부하(4)가 자동적으로 오프가 되며, 쓸데없이 전류를 흘리지 않는다. 이에 따라, 소비 전력을 삭감할 수 있다.

데이터 판독 시는 비트선쌍 BL 및 bBL이 초기 상태에서 "H"이며, 비트선 부하(4, 4')가 온하고 있다. 그러나, 감지 증폭기(2)로서 도 5 또는 도 6에 도시한 바와 같은 전류 증폭형 감지 증폭기를 이용하면, 비트선 부하(4 및 4')를 오프로 하지 않으면서 확실한 데이터 감지가 가능하다.

즉, 선택된 메모리셀 MC에 유입되는 전류에 따라서 비트선 부하(4 및 4')로부터 비트선쌍 BL 및 bBL을 통하여, 감지 증폭기(2)에 유입하는 전류의 차를 감지 증폭함으로써 비트선 부하(4, 4')를 오프로 하지 않고 고속의 감지가 가능하다.

[실시 형태 2]

도 8은 실시 형태 2에 따른 SRAM의 비트선 부하(4)의 구성을 나타내고 있다. 도 3과 대응하는 부분에는 도 3과 동일한 부호를 붙이고 있다. 또한 도 3에서의 메모리셀 어레이(1), 감지 증폭기(2), 및 기입 드라이버(3)의 부분에는 이 실시 형태에서도 동일하며 도 8에서는 생략되고 있다.

이 실시 형태 2에서는 비트선 부하(41 및 41')로서 실시 형태 1의 구성 외에 NMOS 트랜지스터 QN5 및 QN6이 설치되고 있다. NMOS 트랜지스터 QN5 및 QN6의 드레인은 각각 비트선쌍 BL 및 bBL에 접속되며, 소스는 접지 단자 Vss에 접속되어 게이트에 인버터 I4의 출력이 주어진다. 이 비트선 부하(4)는 PMOS 트랜지스터 QP1과 NMOS 트랜지스터 QN5가 인버터 I5를 구성하고, 마찬가지로 PMOS 트랜지스터 QP2와 NMOS 트랜지스터 QN6이 인버터 I5를 구성한다. 이들의 인버터 I5는 인버터 I4와 역병렬 접속됨으로써 플립플롭을 구성하게 된다.

이 실시 형태 2의 SRAM에서의 비트선 부하(41 및 41')의 동작은 기본적으로앞의 실시 형태 1과 동일하다. 단지 이 실시 형태 2의 경우, 데이터 기입 시, "L" 레벨로 천이하는 비트선측에서는 그 전위가 인버터 I4의 회로 임계치 이하가 되면, NMOS 트랜지스터 QN5 또는 QN6이 온이 된다. 즉, 비트선의 "L" 레벨로의 천이가 NMOS 트랜지스터 QN5 또는 QN6에 의해 가속되기 때문에, 고속의 데이터 기입이 가능해진다.

따라서, 이 실시 형태 2에 따르면 앞의 실시 형태 1과 마찬가지의 효과를 얻을 수 있을 뿐 아니라, 고속 기입이 보다 더 가능해지는 효과를 얻을 수 있다.

[실시 형태 3]

도 9는 실시 형태 3에 따른 SRAM의 구성을 도 3에 대응시켜서 나타내고 있다. 도 3에 나타난 실시 형태 1의 SRAM에서는 도면에는 나타내지 않고 있지만, 인버터 I4는 전원 전위 Vcc-접지 전위 Vss의 전압 진폭을 갖는다. 이에 대하여, 도 9에 나타난 실시 형태 3의 SRAM에 접지 전위 Vss측에 접지 전위 Vss보다 조금 높은 플러스 전위 Vss1을 제공하도록 하고 있다. 그 외의 구성 요소는 도 3과 동일하다.

이와 같은 비트선 부하(74 및 74')의 구성을 이용함으로써, 데이터 판독 시의 고속 성능이 개선된다. 즉, 데이터 판독 시, 메모리셀 MC는 데이터에 따라서 비트선쌍 BL 및 bBL의 한쪽 예를 들면, BL에서부터 전류를 인입하고, 다른쪽 bBL에서는 전류를 인입하지 않는다. 이 때, 비트선 부하인 PMOS 트랜지스터 QP1 및 QP2로부터 비트선쌍 BL 및 bBL을 통하여 활성화된 감지 증폭기(2)에 유입하는 전류는 메모리셀 MC의 인입 전류를 icell로 하여, 비트선쌍 BL, bBL 측에서 i, bBL 측에서i-icell이 된다. 단지, 이것은 비트선 부하(4)가 정전류를 흘리는 정전류원인 경우이다.

실제로는 부하 PMOS 트랜지스터 QP1 및 QP2 중에서 셀 전류 icell이 흐르는 측의 PMOS 트랜지스터 QP1에서는 그 셀 전류 icell이 흐르는 결과로서 Δi만큼 전류가 증대한다. 즉, PMOS 트랜지스터 QP1은 게이트·소스 간 바이어스가 일정하기 때문에, 드레인·소스 간 전압 |Vds|를 증대시킴으로써 Δi의 전류가 증대한다. 이 결과, 감지 증폭기(2)에 유입하는 전류는 i와, i+Δi-icell이 되며 이상적인 비트선 부하인 경우에 비하여 전류차가 작아진다.

그런데 이 실시 형태 3의 경우에는 PMOS 트랜지스터 QP1 및 QP2를 온시키는 게이트의 정해진 레벨측의 전위를 플러스 전위 Vss1이라고 하고 있다. 즉, 이들의 PMOS 트랜지스터 QP1 및 QP2가 온일 때, 게이트·소스 간 전압 |Vgs|의 작은 영역으로 5극관 동작을 한다. 이 결과, PMOS 트랜지스터 QP1측으로 셀 전류 icell이 흘렀을 때의 PMOS 트랜지스터 QP1에 의한 전류 증대 Δi를 억제할 수 있으며, 감지 증폭기(2)로의 유입 전류의 차를 크게 유지할 수 있다. 이상에 의해, 고속 데이터 판독이 가능해진다.

도시하지 않았지만, 도 8에 도시한 실시 형태 2의 SRAM에서의 플립플롭 형식의 비트선 부하(41 및 41')의 경우에서도 마찬가지로, 인버터 I4의 로우 레벨측 전원으로서 접지 전위 Vss보다 높은 Vss1을 이용하는 것이 유효하다.

[실시 형태 4]

도 10은 실시 형태 4에 따른 SRAM의 구성을 도 3에 대응시켜서 나타내고 있다. 이 실시 형태에서는 비트선 부하(84 및 84')로서 드레인을 전원 단자 Vcc에 접속하고, 소스를 비트선쌍 BL 및 bBL에 접속한 NMOS 트랜지스터 QN01 및 QN02를 이용하고 있다. 이들의 NMOS 트랜지스터 QN01 및 QN02의 게이트는 비트선쌍 BL 및 bBL의 전위를 2단의 인버터(141 및 142)를 통하여 구동한다.

이 실시 형태 4의 구성에 의해서도, 기본적으로 실시 형태 1의 SRAM과 마찬가지의 동작 원리로, 데이터 기입한 것이 자동적인 라이트 리커버리 동작으로 행해진다. 단지, 비트선 BL 및 bBL의 충전 레벨이 NMOS 트랜지스터 QN01 및 QN02의 임계치 전압에 의해 제한된다.

본 발명은 상기한 실시 형태에 한정되는 것이 아니다. 예를 들면, 상기한 실시 형태 1 ∼ 4에서는 SRAM을 이용하여 설명했지만, 전류 인입의 유무에 의해 데이터 기억을 행하는 메모리셀을 이용하는 것이면, 불휘발성 반도체 기억 장치 등에도 본 발명을 적용할 수 있다.

이상 진술한 바와 같이, 본 발명에 따르면, 비트선 내의 비트선 부하는 비트선 전위에 의해 자동적으로 온 오프 제어되며, 데이터 기입 동작에 의해 로우 레벨로 천이한 비트선에 의해 오프하고, 기입 드라이버에 의한 리커버리 동작에서 비트선이 어느 레벨까지 전위 회복함으로써 온하여 리커버리 동작을 가속하는 것으로 하고 있다. 따라서, 기입 드라이버 간에서 타이밍 조정을 행할 필요가 없으므로 타이밍 마진이 향상한다. 또한, 기입 동작에서 비트선 전위가 어느 레벨까지 저하하면 그 비트선의 비트선 부하는 자동적으로 오프가 되기 때문에, 부하의 제어에서소비되고 있던 쓸데없는 전력도 삭감된다.

상기 내용에서 본 발명의 바람직한 실시예를 충분히 잘 공개하였지만, 본 발명의 본래의 특성 및 범위를 넘어서지 않는 한에서, 다양한 수정과, 다른 구성과, 그에 상당하는 것이 도입될 수 있다. 그래서, 상기 설명 및 에시는 본 발명의 범위를 제한하는 식으로 해석되어서는 안되며, 본 발명의 범위는 첨부된 청구항에 의해 정의된다.

Claims

반도체 기억 장치에 있어서,

비트선과 워드선이 교차하여 배치되며, 그 교차부에 메모리셀이 배치된 메모리셀 어레이와,

상기 비트선에 기입 데이터를 전송함과 함께, 기입 후 로우 레벨이 된 비트선에 하이 레벨 전압을 공급하여 리커버리 동작을 행하는 기입 드라이버와,

상기 비트선에서 판독되는 데이터를 감지 증폭하는 감지 증폭기와,

상기 비트선과 제1 전원 간에 설치되며, 상기 비트선의 전위에 의해 동작이 제어되고, 상기 기입 드라이버에 의한 리커버리 동작에 있어서, 상기 비트선이 어느 레벨까지 전위를 회복함으로써 온(ON)하여 리커버리 동작을 가속하는 비트선 부하

를 포함하는 것을 특성으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 비트선 부하는 그 드레인이 상기 비트선에 접속되며, 그 소스가 제1 전원에 접속된 PMOS 트랜지스터와, 상기 PMOS 트랜지스터의 게이트에 상기 비트선의 전위를 반전하여 제공하는 인버터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 비트선 부하는 상기 PMOS 트랜지스터와 직렬로 접속된NMOS 트랜지스터를 더 구비하고,

상기 NMOS 트랜지스터의 드레인은 상기 비트선 및 상기 PMOS 트랜지스터의 드레인에 접속되며 그 소스는 제2 전원에 접속되고 그 게이트에는 상기 인버터의 출력이 공급되는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 비트선 부하 내의 상기 인버터는 출력 전압 진폭이 억압되어 있는 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서, 상기 비트선 부하 내의 상기 인버터는 출력 전압 진폭이 억압되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 비트선 부하는 그 드레인이 제1 전원에 접속되며 그 소스가 비트 라인에 접속된 NMOS 트랜지스터와, 상기 비트선에 입력이 접속된 제1 인버터와 상기 제1 인버터의 출력이 입력에 접속되고 그 출력이 상기 NMOS 트랜지스터의 게이트에 접속된 제2 인버터로 구성된 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 메모리셀은 SRAM셀이며 상기 감지 증폭기는 유입되는 전류차를 감지 증폭하는 전류 증폭형 감지 증폭기인 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 메모리셀은 SRAM셀이며 상기 감지 증폭기는 유입되는 전류차를 감지 증폭하는 전류 증폭형 감지 증폭기인 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서, 상기 메모리셀은 SRAM셀이며 상기 감지 증폭기는 유입되는 전류차를 감지 증폭하는 전류 증폭형 감지 증폭기인 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 메모리셀은 SRAM셀이며 상기 감지 증폭기는 유입되는 전류차를 감지 증폭하는 전류 증폭형 감지 증폭기인 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 메모리셀은 SRAM셀이며 상기 감지 증폭기는 유입되는 전류차를 감지 증폭하는 전류 증폭형 감지 증폭기인 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 메모리셀은 SRAM셀이고 상기 감지 증폭기는 유입되는 전류차를 감지 증폭하는 전류 증폭형 감지 증폭기인 것을 특징으로 하는 반도체 기억 장치.