JPH08190792A - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
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- JPH08190792A JPH08190792A JP7000069A JP6995A JPH08190792A JP H08190792 A JPH08190792 A JP H08190792A JP 7000069 A JP7000069 A JP 7000069A JP 6995 A JP6995 A JP 6995A JP H08190792 A JPH08190792 A JP H08190792A
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- 230000003068 static effect Effects 0.000 title claims description 19
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 複数の読み出しと書き込み用のポートを有す
るスタティックＲＡＭの書き込みビット線の振幅を小さ
くすることにより、低電力化する。 【構成】 メモリセルと書き込みバッファのレプリカ
と、レプリカ書き込みバッファ１０３の入力に、前クロ
ックのレプリカのメモリセル１０２の保持データを与え
るフリップフロップ１０１と、レプリカの書き込みバッ
ファの入力データと、レプリカのメモリセルの保持デー
タを入力する排他論理和回路１０４と、排他論理和回路
の出力を保持するフリップフロップと、フリップフロッ
プの出力を入力とするチャージポンプ１０６と、チャー
ジポンプの出力を入力とする抵抗と容量からなる低域通
過フィルタ１０７と、低域通過フィルタの出力が書き込
み後のプリチャージトランジスタ，ワード線，列セレク
ト回路の駆動バッファ回路の電源に接続された構造を有
する。
るスタティックＲＡＭの書き込みビット線の振幅を小さ
くすることにより、低電力化する。 【構成】 メモリセルと書き込みバッファのレプリカ
と、レプリカ書き込みバッファ１０３の入力に、前クロ
ックのレプリカのメモリセル１０２の保持データを与え
るフリップフロップ１０１と、レプリカの書き込みバッ
ファの入力データと、レプリカのメモリセルの保持デー
タを入力する排他論理和回路１０４と、排他論理和回路
の出力を保持するフリップフロップと、フリップフロッ
プの出力を入力とするチャージポンプ１０６と、チャー
ジポンプの出力を入力とする抵抗と容量からなる低域通
過フィルタ１０７と、低域通過フィルタの出力が書き込
み後のプリチャージトランジスタ，ワード線，列セレク
ト回路の駆動バッファ回路の電源に接続された構造を有
する。
Description
【０００１】
【産業上の利用分野】本発明は、複数の読み出しと書き
込み用のポートを有するスタティック・ランダムアクセ
スメモリ（ＲＡＭ）で用いられる書き込み回路に関する
ものでる。
込み用のポートを有するスタティック・ランダムアクセ
スメモリ（ＲＡＭ）で用いられる書き込み回路に関する
ものでる。
【０００２】
【従来の技術】書き込みビット線は、選択されていない
列のメモリセルで生じる擬似読み出し時に、誤書き込み
が起こり保持しているデータが壊されないように、ある
レベルまで充電しておく必要がある。従来、書き込みビ
ット線は、プリチャージのためにｎＭＯＳＦＥＴを用い
てＧＮＤレベルから（ＶＤＤ−ｎＭＯＳＦＥＴのしきい
値電圧）まで振幅させていた。
列のメモリセルで生じる擬似読み出し時に、誤書き込み
が起こり保持しているデータが壊されないように、ある
レベルまで充電しておく必要がある。従来、書き込みビ
ット線は、プリチャージのためにｎＭＯＳＦＥＴを用い
てＧＮＤレベルから（ＶＤＤ−ｎＭＯＳＦＥＴのしきい
値電圧）まで振幅させていた。
【０００３】
【発明が解決しようとする課題】メモリセルの書き込み
時の電力は、主に書き込みビット線の配線容量やメモリ
セルの拡散容量の充放電により消費され、容量と振幅の
積で決まる。メモリセルへの書き込みは、ビット線（Ｖ
ＤＤ−ｎＭＯＳＦＥＴのしきい値電圧）より低減しても
可能であるが、振幅をダイナミックに決めることができ
なかった。
時の電力は、主に書き込みビット線の配線容量やメモリ
セルの拡散容量の充放電により消費され、容量と振幅の
積で決まる。メモリセルへの書き込みは、ビット線（Ｖ
ＤＤ−ｎＭＯＳＦＥＴのしきい値電圧）より低減しても
可能であるが、振幅をダイナミックに決めることができ
なかった。
【０００４】本発明の目的は、書き込みビット線の振幅
を小さくすることにより低電力化できる、複数の読み出
しと書き込み用のポートを有するスタティックＲＡＭを
提供することにある。
を小さくすることにより低電力化できる、複数の読み出
しと書き込み用のポートを有するスタティックＲＡＭを
提供することにある。
【０００５】本発明の他の目的は、類似読み出し状態の
メモリセル誤書き込み防止のため、ワード線のハイレベ
ルもプリチャージ用ｎＭＯＳＦＥＴのゲート電圧と同様
に下げることのできる、複数の読み出しと書き込み用の
ポートを有するスタティックＲＡＭを提供することにあ
る。
メモリセル誤書き込み防止のため、ワード線のハイレベ
ルもプリチャージ用ｎＭＯＳＦＥＴのゲート電圧と同様
に下げることのできる、複数の読み出しと書き込み用の
ポートを有するスタティックＲＡＭを提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明は、メモリセル
と、メモリセルの書き込みビット線と、書き込みバッフ
ァと、書き込みビット線の列セレクト回路と、書き込み
ビット線のプリチャージトランジスタと、メモリセルの
ワード線を駆動するバッファ回路と、前記列セレクト回
路を駆動するバッファ回路と、前記プリチャージトラン
ジスタを駆動するバッファ回路とを少なくとも有する、
複数の読み出しと書き込み用のポートを有するスタティ
ックＲＡＭにおいて、前記メモリセルのレプリカと、前
記書き込みバッファのレプリカと、前記書き込みバッフ
ァのレプリカの入力に、前クロックの前記メモリセルの
レプリカの保持データを与えるフリップフロップと、前
記書き込みバッファのレプリカの入力データと、前記メ
モリセルのレプリカの保持データを入力し、書き込みに
成功したかどうかを判定する排他論理和回路と、前記排
他論理和回路の出力を保持するフリップフロップと、前
記フリップフロップの出力を入力とするチャージポンプ
回路と、前記チャージポンプ回路の出力を入力とする抵
抗と容量からなる低域通過フィルタとを備え、前記低域
通過フィルタの出力が、書き込み後の前記プリチャージ
トランジスタ，ワード線，列セレクト回路を駆動する前
記各バッファ回路の電源に接続されていることを特徴と
する。
と、メモリセルの書き込みビット線と、書き込みバッフ
ァと、書き込みビット線の列セレクト回路と、書き込み
ビット線のプリチャージトランジスタと、メモリセルの
ワード線を駆動するバッファ回路と、前記列セレクト回
路を駆動するバッファ回路と、前記プリチャージトラン
ジスタを駆動するバッファ回路とを少なくとも有する、
複数の読み出しと書き込み用のポートを有するスタティ
ックＲＡＭにおいて、前記メモリセルのレプリカと、前
記書き込みバッファのレプリカと、前記書き込みバッフ
ァのレプリカの入力に、前クロックの前記メモリセルの
レプリカの保持データを与えるフリップフロップと、前
記書き込みバッファのレプリカの入力データと、前記メ
モリセルのレプリカの保持データを入力し、書き込みに
成功したかどうかを判定する排他論理和回路と、前記排
他論理和回路の出力を保持するフリップフロップと、前
記フリップフロップの出力を入力とするチャージポンプ
回路と、前記チャージポンプ回路の出力を入力とする抵
抗と容量からなる低域通過フィルタとを備え、前記低域
通過フィルタの出力が、書き込み後の前記プリチャージ
トランジスタ，ワード線，列セレクト回路を駆動する前
記各バッファ回路の電源に接続されていることを特徴と
する。
【０００７】
【作用】列セレクト回路と書き込みビット線のプリチャ
ージのｎＭＯＳＦＥＴのゲート電圧を下げることによ
り、書き込みビット線の振幅を小さくする。ワード線の
ハイレベルが電源電圧であると、擬似読み出し状態のメ
モリセルのハイレベルが低くなり、誤書き込みを起こす
可能性があるので、ワード線のハイレベルもｎＭＯＳＦ
ＥＴのゲート電圧と同様に下げる。
ージのｎＭＯＳＦＥＴのゲート電圧を下げることによ
り、書き込みビット線の振幅を小さくする。ワード線の
ハイレベルが電源電圧であると、擬似読み出し状態のメ
モリセルのハイレベルが低くなり、誤書き込みを起こす
可能性があるので、ワード線のハイレベルもｎＭＯＳＦ
ＥＴのゲート電圧と同様に下げる。
【０００８】
【実施例】以下、本発明の実施例について、図面を参照
して詳細に説明する。
して詳細に説明する。
【０００９】（実施例１）図１は、本発明の第１の実施
例を示す複数の読み出しおよび書き込みポートを有する
スタティックＲＡＭの書き込み系の回路図である。この
スタティックＲＡＭは、複数の読み出しと書き込み用の
ポートを有する実際のメモリセル１１４と、書き込みビ
ット線の実際の列セレクト回路１１５と、書き込みビッ
ト線プリチャージ用ｎＭＯＳＦＥＴ１１３と、実際の書
き込みビット線駆動インバータ１１６とを備えている。
例を示す複数の読み出しおよび書き込みポートを有する
スタティックＲＡＭの書き込み系の回路図である。この
スタティックＲＡＭは、複数の読み出しと書き込み用の
ポートを有する実際のメモリセル１１４と、書き込みビ
ット線の実際の列セレクト回路１１５と、書き込みビッ
ト線プリチャージ用ｎＭＯＳＦＥＴ１１３と、実際の書
き込みビット線駆動インバータ１１６とを備えている。
【００１０】書き込みビット線プリチャージ用ｎＭＯＳ
ＦＥＴ１１３のゲートには、ＦＥＴを駆動するバッファ
１１７が接続されている。また、実際のメモリセル１１
４のワード線には、ワード線を駆動するバッファ１１８
が接続されている。また、実際の列セレクト回路１１５
を構成するｎＭＯＳＦＥＴのゲートには、列セレクト回
路を駆動するバッファ１１９が接続されている。
ＦＥＴ１１３のゲートには、ＦＥＴを駆動するバッファ
１１７が接続されている。また、実際のメモリセル１１
４のワード線には、ワード線を駆動するバッファ１１８
が接続されている。また、実際の列セレクト回路１１５
を構成するｎＭＯＳＦＥＴのゲートには、列セレクト回
路を駆動するバッファ１１９が接続されている。
【００１１】本実施例のスタティックＲＡＭの書き込み
系の回路は、さらに、実際のメモリセル１１４のレプリ
カ１０２と、実際の列セレクト回路１１５のレプリカで
ある列セレクタ１０８と、実際の書き込みビット線駆動
インバータ１１６のレプリカである書き込みバッファ１
０３とを備えている。列セレクタ１０８は、ｎＭＯＳＦ
ＥＴで構成され、レプリカメモリセル１０２は、アクセ
ストランジスタ１０９を有している。アクセストランジ
スタ１０９のゲート長は、実際のメモリセル１１４のア
クセストランジスタのゲート長よりも長くしている。
系の回路は、さらに、実際のメモリセル１１４のレプリ
カ１０２と、実際の列セレクト回路１１５のレプリカで
ある列セレクタ１０８と、実際の書き込みビット線駆動
インバータ１１６のレプリカである書き込みバッファ１
０３とを備えている。列セレクタ１０８は、ｎＭＯＳＦ
ＥＴで構成され、レプリカメモリセル１０２は、アクセ
ストランジスタ１０９を有している。アクセストランジ
スタ１０９のゲート長は、実際のメモリセル１１４のア
クセストランジスタのゲート長よりも長くしている。
【００１２】さらに、書き込み用バッファ１０３の入力
に、前クロックのレプリカメモリセル１０２の保持デー
タを与えるフリップフロップ１０１と、書き込み用バッ
ファ１０３の入力データと、レプリカメモリセル１０２
の保持データを入力とする排他論理和回路１０４と、排
他論理和回路１０４の出力を保持するフリップフロップ
１０５と、フリップフロップ１０５の出力を入力とする
チャージポンプ１０６と、チャージポンプ１０６の出力
を入力とする抵抗と容量からなる低域通過フィルタ１０
７とを備えている。
に、前クロックのレプリカメモリセル１０２の保持デー
タを与えるフリップフロップ１０１と、書き込み用バッ
ファ１０３の入力データと、レプリカメモリセル１０２
の保持データを入力とする排他論理和回路１０４と、排
他論理和回路１０４の出力を保持するフリップフロップ
１０５と、フリップフロップ１０５の出力を入力とする
チャージポンプ１０６と、チャージポンプ１０６の出力
を入力とする抵抗と容量からなる低域通過フィルタ１０
７とを備えている。
【００１３】低域通過フィルタ１０７の出力は、レプリ
カのメモリセル１０２のアクセストランジスタ１０９の
ゲート、およびレプリカの列セレクタ１０８のトランジ
スタのゲートに接続されている。低域通過フィルタ１０
７の出力は、また、書き込みビット線プリチャージ用ｎ
ＭＯＳＦＥＴを駆動するバッファ１１７，ワード線駆動
バッファ１１８，実際の列セレクタ回路を駆動するバッ
ファ１１９の電源に接続されている。
カのメモリセル１０２のアクセストランジスタ１０９の
ゲート、およびレプリカの列セレクタ１０８のトランジ
スタのゲートに接続されている。低域通過フィルタ１０
７の出力は、また、書き込みビット線プリチャージ用ｎ
ＭＯＳＦＥＴを駆動するバッファ１１７，ワード線駆動
バッファ１１８，実際の列セレクタ回路を駆動するバッ
ファ１１９の電源に接続されている。
【００１４】次に、本実施例の動作を説明する。
【００１５】フリップフロップ１０１は、レプリカのメ
モリセル１０２の前クロックのデータを保持し、書き込
み用バッファ１０３により前クロックのデータが“１”
であるときは“０”を、“０”であるときは“１”を書
き込む。
モリセル１０２の前クロックのデータを保持し、書き込
み用バッファ１０３により前クロックのデータが“１”
であるときは“０”を、“０”であるときは“１”を書
き込む。
【００１６】書き込みに成功したかどうかを、排他論理
和回路１０４で判定する。もし、前クロックのデータと
書き込まれたデータが異なっていれば、書き込みは成功
であり、排他論理和回路１０４の出力はロウレベルとな
る。もし、前クロックのデータと書き込まれたデータが
同じであれば、書き込み失敗であり、排他論理和回路１
０４の出力はハイレベルとなる。この出力を、フリップ
フロップ１０５により保持する。
和回路１０４で判定する。もし、前クロックのデータと
書き込まれたデータが異なっていれば、書き込みは成功
であり、排他論理和回路１０４の出力はロウレベルとな
る。もし、前クロックのデータと書き込まれたデータが
同じであれば、書き込み失敗であり、排他論理和回路１
０４の出力はハイレベルとなる。この出力を、フリップ
フロップ１０５により保持する。
【００１７】チャージポンプ１０６は、外部の制御信号
１１０がハイレベルのとき、前クロックの書き込みが成
功であれば、ｐＭＯＳＦＥＴ１１１がオンとなり、低域
通過フィルタ１０７の容量を充電する。これによりレプ
リカの列セレクタ１０８と、レプリカのメモリセル１０
２のアクセストランジスタ１０９のゲート電圧を下げ
る。前クロックの書き込みが失敗であれば、ｎＭＯＳＦ
ＥＴ１１２がオンとなり、低域通過フィルタ１０７の容
量を放電する。これによりレプリカの列セレクタ１０８
と、レプリカのメモリセル１０２のアクセストランジス
タ１０９のゲート電圧を上げる。
１１０がハイレベルのとき、前クロックの書き込みが成
功であれば、ｐＭＯＳＦＥＴ１１１がオンとなり、低域
通過フィルタ１０７の容量を充電する。これによりレプ
リカの列セレクタ１０８と、レプリカのメモリセル１０
２のアクセストランジスタ１０９のゲート電圧を下げ
る。前クロックの書き込みが失敗であれば、ｎＭＯＳＦ
ＥＴ１１２がオンとなり、低域通過フィルタ１０７の容
量を放電する。これによりレプリカの列セレクタ１０８
と、レプリカのメモリセル１０２のアクセストランジス
タ１０９のゲート電圧を上げる。
【００１８】前述したように、メモリセルのレプリカ１
０２のアクセストランジスタ１０９のゲート長は、実際
のメモリセル１１４のアクセストランジスタのゲート長
よりも長くしているため、実際よりもビット線の振幅を
大きくとらなければ書き込みが行われない。実際との振
幅の差は、アクセストランジスタ１０９のゲート長に比
例して変化するので、このゲート長を変えることにより
書き込みの振幅のマージンを設定できる。
０２のアクセストランジスタ１０９のゲート長は、実際
のメモリセル１１４のアクセストランジスタのゲート長
よりも長くしているため、実際よりもビット線の振幅を
大きくとらなければ書き込みが行われない。実際との振
幅の差は、アクセストランジスタ１０９のゲート長に比
例して変化するので、このゲート長を変えることにより
書き込みの振幅のマージンを設定できる。
【００１９】書き込みが行われないときは、制御信号１
１０をロウレベルにしてチャージポンプ１０６の出力を
ハイインピーダンスとし、出力電圧が変動しないように
制御する。
１０をロウレベルにしてチャージポンプ１０６の出力を
ハイインピーダンスとし、出力電圧が変動しないように
制御する。
【００２０】（実施例２）次に、図２を参照して本発明
の複数の読み出しおよび書き込みポートを有するスタテ
ィックＲＡＭの第２の実施例について説明する。図２で
は、チャージポンプ２０６への制御信号２１０に対して
１クロックに一度、一定幅のパルスを入力する。このた
めに、図１の構成に加えて、パルス発生回路２２２を設
けている。その他の構成については、図１に同じであ
る。
の複数の読み出しおよび書き込みポートを有するスタテ
ィックＲＡＭの第２の実施例について説明する。図２で
は、チャージポンプ２０６への制御信号２１０に対して
１クロックに一度、一定幅のパルスを入力する。このた
めに、図１の構成に加えて、パルス発生回路２２２を設
けている。その他の構成については、図１に同じであ
る。
【００２１】レプリカのメモリセル２０２と、書き込み
バッファ２０３および排他論理和回路２０４によって第
１の実施例と同様に、書き込みが成功したか、失敗した
かが判定される。書き込みが成功した場合、制御信号２
１０がハイレベルの間チャージポンプ２０６のｎＭＯＳ
ＦＥＴ２１２のゲート電圧がハイレベルとなり、低域通
過フィルタ２０７の容量を放電する。制御信号２１０が
一定時間後ロウレベルになると、ｎＭＯＳＦＥＴ２１２
のゲート電圧はロウレベルとなり放電が終了する。
バッファ２０３および排他論理和回路２０４によって第
１の実施例と同様に、書き込みが成功したか、失敗した
かが判定される。書き込みが成功した場合、制御信号２
１０がハイレベルの間チャージポンプ２０６のｎＭＯＳ
ＦＥＴ２１２のゲート電圧がハイレベルとなり、低域通
過フィルタ２０７の容量を放電する。制御信号２１０が
一定時間後ロウレベルになると、ｎＭＯＳＦＥＴ２１２
のゲート電圧はロウレベルとなり放電が終了する。
【００２２】同様に、書き込みが失敗したときは、制御
信号２１０がハイレベルの間チャージポンプ２０６のｐ
ＭＯＳＦＥＴ２１１のゲート電圧がロウレベルとなり、
低域通過フィルタ２０７の容量を充電する。制御信号２
１０が一定時間後ロウレベルになると、ｐＭＯＳＦＥＴ
２１１のゲート電圧はハイレベルとなり、放電が終了す
る。
信号２１０がハイレベルの間チャージポンプ２０６のｐ
ＭＯＳＦＥＴ２１１のゲート電圧がロウレベルとなり、
低域通過フィルタ２０７の容量を充電する。制御信号２
１０が一定時間後ロウレベルになると、ｐＭＯＳＦＥＴ
２１１のゲート電圧はハイレベルとなり、放電が終了す
る。
【００２３】以上の動作により周波数を落とした時に、
低域通過フィルタ２０７の容量の過充電や過放電を防止
できる。
低域通過フィルタ２０７の容量の過充電や過放電を防止
できる。
【００２４】（実施例３）次に、図３を参照して本発明
の第３の実施例について説明する。図３では、レプリカ
のメモリセル３０２と書き込みバッファ３０３に加え、
書き込み用ビット線の遅延に相当するレプリカ３２２を
設けている。レプリカは、容量および抵抗より構成され
る。その他の構成は、図１に同じである。
の第３の実施例について説明する。図３では、レプリカ
のメモリセル３０２と書き込みバッファ３０３に加え、
書き込み用ビット線の遅延に相当するレプリカ３２２を
設けている。レプリカは、容量および抵抗より構成され
る。その他の構成は、図１に同じである。
【００２５】書き込みイネーブル信号３２０がハイレベ
ルになってから、実際の書き込みビット線の遅延の後
に、レプリカのメモリセル３０２の入力が変化する。次
のクロックの頭で排他論理和回路３０４により、書き込
みが成功したか、失敗したかの判定を行う。書き込みが
終了せず失敗した場合には、チャージポンプ３０６は電
圧を上げる。書き込みが１クロック内で終了した場合に
は、チャージポンプ３０６は電圧を下げる。
ルになってから、実際の書き込みビット線の遅延の後
に、レプリカのメモリセル３０２の入力が変化する。次
のクロックの頭で排他論理和回路３０４により、書き込
みが成功したか、失敗したかの判定を行う。書き込みが
終了せず失敗した場合には、チャージポンプ３０６は電
圧を上げる。書き込みが１クロック内で終了した場合に
は、チャージポンプ３０６は電圧を下げる。
【００２６】以上の動作により、動作速度を考慮した書
き込みビット線の振幅の設定が行われる。
き込みビット線の振幅の設定が行われる。
【００２７】（実施例４）次に、図４を参照して本発明
の第４の実施例について説明する。図４では、チャージ
ポンプ回路４０６をｐＭＯＳＦＥＴ４１１のみとしてい
る。その他の構成は、図１の実施例と同様である。
の第４の実施例について説明する。図４では、チャージ
ポンプ回路４０６をｐＭＯＳＦＥＴ４１１のみとしてい
る。その他の構成は、図１の実施例と同様である。
【００２８】低域通過フィルタ４０７の容量は、ワード
線駆動バッファ４１８等により徐々に放電されていく。
低域通過フィルタ４０７の出力電圧が下がっていき、レ
プリカのメモリセル４０２に対する書き込みができなく
なると、第１の実施例と同様の動作によりチャージポン
プ４０６が低域通過フィルタ４０７の容量を充電する。
低域通過フィルタの出力電圧が上がり、レプリカのメモ
リセル４０２に対する書き込みができるようになると、
チャージポンプ４０６は低域通過フィルタ４０７の充電
を行わない。
線駆動バッファ４１８等により徐々に放電されていく。
低域通過フィルタ４０７の出力電圧が下がっていき、レ
プリカのメモリセル４０２に対する書き込みができなく
なると、第１の実施例と同様の動作によりチャージポン
プ４０６が低域通過フィルタ４０７の容量を充電する。
低域通過フィルタの出力電圧が上がり、レプリカのメモ
リセル４０２に対する書き込みができるようになると、
チャージポンプ４０６は低域通過フィルタ４０７の充電
を行わない。
【００２９】以上の動作により、低域通過フィルタ４０
７の出力電圧を調節する。
７の出力電圧を調節する。
【００３０】
【発明の効果】以上説明したように，本発明は書き込み
ビット線の振幅を小さくすることにより、消費電力を削
減する。消費電力はビット線の振幅に比例し、例えば２
Ｖから１Ｖになった場合消費電力は、１／２となる。
ビット線の振幅を小さくすることにより、消費電力を削
減する。消費電力はビット線の振幅に比例し、例えば２
Ｖから１Ｖになった場合消費電力は、１／２となる。
【図１】本発明の第１の実施例のスタティックＲＡＭの
構成例を示す回路図である。
構成例を示す回路図である。
【図２】本発明の第２の実施例のスタティックＲＡＭの
構成例を示す回路図である。
構成例を示す回路図である。
【図３】本発明の第３の実施例のスタティックＲＡＭの
構成例を示す回路図である。
構成例を示す回路図である。
【図４】本発明の第４の実施例のスタティックＲＡＭの
構成例を示す回路図である。
構成例を示す回路図である。
１０１，１０５，２０１，２０５，３０１，３０５，４
０１，４０５ Ｄフリップフロップ １０２，２０２，３０２，４０２ レプリカのメモリセ
ル １０３，２０３，３０３，４０３ 書き込みビット線駆
動インバータ １０４，２０４，３０４，４０４ 排他論理和回路 １０６，２０６，３０６，４０６ チャージポンプ １０７，２０７，３０７，４０７ 低域通過フィルタ １０８，２０８，３０８，４０８ レプリカの列セレク
タ １０９，２０９，３０９，４０９ レプリカのアクセス
トランジスタ １１０，２１０，３１０，４１０ 制御信号 １１１，２１１，３１１，４１１ ｐＭＯＳＦＥＴ １１２，２１２，３１２ ｎＭＯＳＦＥＴ １１３，２１３，３１３，４１３ 書き込みビット線プ
リチャージ用ｎＭＯＳＦＥＴ １１４，２１４，３１４，４１４ 実際のメモリセル １１５，２１５，３１５，４１５ 実際の列セレクト回
路 １１６，２１６，３１６，４１６ 実際の書き込みビッ
ト線駆動インバータ １１７，２１７，３１７，４１７ 書き込みビット線プ
リチャージ用ｎＭＯＳＦＥＴを駆動するバッファ １１８，２１８，３１８，４１８ ワード線駆動バッフ
ァ １１９，２１９，３１９，４１９ 実際の列セレクト回
路を駆動するバッファ ２２０ 書き込みイネーブル信号 ２２２ パルス発生回路 ２２３ クロック信号 ３２２ 容量および抵抗素子
０１，４０５ Ｄフリップフロップ １０２，２０２，３０２，４０２ レプリカのメモリセ
ル １０３，２０３，３０３，４０３ 書き込みビット線駆
動インバータ １０４，２０４，３０４，４０４ 排他論理和回路 １０６，２０６，３０６，４０６ チャージポンプ １０７，２０７，３０７，４０７ 低域通過フィルタ １０８，２０８，３０８，４０８ レプリカの列セレク
タ １０９，２０９，３０９，４０９ レプリカのアクセス
トランジスタ １１０，２１０，３１０，４１０ 制御信号 １１１，２１１，３１１，４１１ ｐＭＯＳＦＥＴ １１２，２１２，３１２ ｎＭＯＳＦＥＴ １１３，２１３，３１３，４１３ 書き込みビット線プ
リチャージ用ｎＭＯＳＦＥＴ １１４，２１４，３１４，４１４ 実際のメモリセル １１５，２１５，３１５，４１５ 実際の列セレクト回
路 １１６，２１６，３１６，４１６ 実際の書き込みビッ
ト線駆動インバータ １１７，２１７，３１７，４１７ 書き込みビット線プ
リチャージ用ｎＭＯＳＦＥＴを駆動するバッファ １１８，２１８，３１８，４１８ ワード線駆動バッフ
ァ １１９，２１９，３１９，４１９ 実際の列セレクト回
路を駆動するバッファ ２２０ 書き込みイネーブル信号 ２２２ パルス発生回路 ２２３ クロック信号 ３２２ 容量および抵抗素子
Claims (5)
- 【請求項１】メモリセルと、メモリセルの書き込みビッ
ト線と、書き込みバッファと、書き込みビット線の列セ
レクト回路と、書き込みビット線のプリチャージトラン
ジスタと、メモリセルのワード線を駆動するバッファ回
路と、前記列セレクト回路を駆動するバッファ回路と、
前記プリチャージトランジスタを駆動するバッファ回路
とを少なくとも有する、複数の読み出しと書き込み用の
ポートを有するスタティックＲＡＭにおいて、 前記メモリセルのレプリカと、 前記書き込みバッファのレプリカと、 前記書き込みバッファのレプリカの入力に、前クロック
の前記メモリセルのレプリカの保持データを与えるフリ
ップフロップと、 前記書き込みバッファのレプリカの入力データと、前記
メモリセルのレプリカの保持データを入力し、書き込み
に成功したかどうかを判定する排他論理和回路と、 前記排他論理和回路の出力を保持するフリップフロップ
と、 前記フリップフロップの出力を入力とするチャージポン
プ回路と、 前記チャージポンプ回路の出力を入力とする抵抗と容量
からなる低域通過フィルタとを備え、 前記低域通過フィルタの出力が、書き込み後の前記プリ
チャージトランジスタ，ワード線，列セレクト回路を駆
動する前記各バッファ回路の電源に接続されていること
を特徴とするスタティックＲＡＭ。 - 【請求項２】前記メモリセルと書き込みバッファのレプ
リカに加えて、前記列セレクト回路のレプリカを有する
ことを特徴とする請求項１記載のスタティックＲＡＭ。 - 【請求項３】前記書き込みビット線の遅延のレプリカを
有する請求項２記載のスタティックＲＡＭ。 - 【請求項４】前記メモリセルのレプリカは、前記メモリ
セルのアクセストランジスタよりも長いゲート長のアク
セストランジスタから構成されることを特徴とする請求
項１，２または３記載のスタティックＲＡＭ。 - 【請求項５】外部から入力する制御信号によって、前記
チャージポンプ回路の出力をハイインピーダンスとする
請求項１〜４のいずれかに記載のスタティックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000069A JPH08190792A (ja) | 1995-01-04 | 1995-01-04 | スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000069A JPH08190792A (ja) | 1995-01-04 | 1995-01-04 | スタティックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08190792A true JPH08190792A (ja) | 1996-07-23 |
Family
ID=11463903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7000069A Pending JPH08190792A (ja) | 1995-01-04 | 1995-01-04 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08190792A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164399A (ja) * | 2004-12-07 | 2006-06-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2010218617A (ja) * | 2009-03-16 | 2010-09-30 | Toshiba Corp | 半導体記憶装置 |
| CN106205668A (zh) * | 2016-07-25 | 2016-12-07 | 中电海康集团有限公司 | 一种自旋力矩转移磁性随机存储器的写电路结构 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04159690A (ja) * | 1990-10-24 | 1992-06-02 | Sony Corp | メモリ装置 |
| JPH06349280A (ja) * | 1993-06-11 | 1994-12-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1995
- 1995-01-04 JP JP7000069A patent/JPH08190792A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04159690A (ja) * | 1990-10-24 | 1992-06-02 | Sony Corp | メモリ装置 |
| JPH06349280A (ja) * | 1993-06-11 | 1994-12-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164399A (ja) * | 2004-12-07 | 2006-06-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2010218617A (ja) * | 2009-03-16 | 2010-09-30 | Toshiba Corp | 半導体記憶装置 |
| CN106205668A (zh) * | 2016-07-25 | 2016-12-07 | 中电海康集团有限公司 | 一种自旋力矩转移磁性随机存储器的写电路结构 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980407 |