JP2007157287A - 半導体記憶装置 - Google Patents

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Abstract

【課題】経時的又は動作環境変化的にセル特性が悪化しても、適切なセル特性マージンを確保して歩留低下の回避を可能とする半導体記憶装置を提供する。
【解決手段】ラッチ部を構成するロードトランジスタ１０８及び１１１のソースへ供給される電位が、ワード線１０５に供給される電位及びビット線１０６及び１０７に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、テストモード設定ピン１０２に与えられる信号に応じて、通常動作モードとテストモードとを切り替えるラッチ電位制御回路１０１と、テストモード時における少なくとも読み出し動作の任意の期間、ロードトランジスタ１０８及び１１１のソースへ供給される電位を、ワード線１０５に供給される電位及びビット線１０６及び１０７に供給される電位の少なくとも一方よりも低い値に制御するリード／ライト制御回路１０３とを備える。
【選択図】図１

Description

本発明は、半導体記憶装置であるＳＲＡＭ回路の技術に関し、より特定的には、ＳＲＡＭセル特性の経時劣化及びＳＲＡＭに近在するロジック回路の動作ノイズが原因で発生する、スタティックノイズマージンやライトレベル等のセル特性不良ビットのスクリーニング技術に関する。
近年の微細化半導体では、素子サイズの縮小によるトランジスタ（以下、Ｔｒと略す）特性のランダムバラツキ増大と、それによって引き起こされるＳＲＡＭセル特性のバラツキとが、大きな課題となっている。従来世代までは、アクセスＴｒとドライブＴｒとの駆動能力比であるベータレシオをある程度確保すれば、後はプロセス加工条件のみを考慮してセルサイズがほぼ決まる。よって、ランダムバラツキの影響は、ロット間バラツキ（以下、グローバルバラツキと呼ぶ）の議論に埋もれてしまう程度でしかなかった。
しかしながら、６５ｎｍルール以降のプロセス世代では、素子サイズの縮小により、グローバルバラツキに対するチップ内で発生するランダムバラツキの比率が急激に高まってきている。このため、コンベンショナルな従来型構成のままでは、Ｍｂｉｔオーダーでのセル特性良品が非常に困難な状態となっている。この対応策として、ゲート長やゲート幅等の素子サイズを加工限界よりも大きなサイズにすることによってセル特性を確保する、又は周辺回路からメモリセルに対して動的電源電位制御による必要ＳＲＡＭセル特性を緩和する、等の手法が検討されている（非特許文献１を参照）。
こうした対応は行われるものの、良品確保は過去のプロセス世代より厳しくなり、セル特性マージンが減少していく傾向にあるのは確実である。ＳＲＡＭセルの重要な特性としては、読み出し動作時のセル安定性を示すスタティックノイズマージン（以下、ＳＮＭと略す）、書き込み容易性を示すライトレベル、読み出し動作時のセル電流、及びスタンバイ電流等がある。まず、図１８を用いて、ＳＮＭ特性不足によって、誤動作に至るメカニズムを説明する。
今、ビット線１００１及び１００２がＨｉｇｈ電位にプリチャージされていて、中間ノード１００３がＬｏｗ電位で、及び中間ノード１００４がＨｉｇｈ電位で、それぞれ安定状態にあるとする。この状態から、読み出し動作を行う場合を想定する。ワード線１０００がＨｉｇｈ電位になると、アクセスＴｒ１００５がオン状態となり、オン状態のドライブＴｒ１０１２との引っ張り合いによって、中間ノード１００３がＬｏｗ電位からいく分か高い電位となる。その際、中間ノード１００３の電位が、インバータ１００７の論理閾値を超えてしまうと、インバータが反転動作を行い、中間ノード１００４がＨｉｇｈ電位からＬｏｗ電位に駆動されて、誤動作に至る。インバータ１００７の論理閾値は、ロードＴｒ１００９の能力が高くかつドライブＴｒ１０１０の能力が低い場合に、高くなる。つまり、ロードＴｒ１００９のＶｔ電位が低い方が、中間ノード１００３の浮きに対して、マージンがある方向になる。ノイズマージン悪化方向で整理すると、アクセスＴｒ１００５が低Ｖｔ電位、ドライブＴｒ１０１２が高Ｖｔ電位、ロードＴｒ１００９が高Ｖｔ電位、及びドライブＴｒ１０１０が低Ｖｔ電位である場合に、ＳＮＭが悪化することになる。ＳＮＭの他のライトレベルやセル電流に関しても、こうした特性バラツキの課題が発生する。
図２１に、ＬＳＩ生産工程で許容されるＭｂｉｔオーダーレベルのメモリの良品を確保することが可能な「ランダムバラツキの平均値分布ゾーン」を示す。上述した通り、図２１中の四角い実線で示された許容グローバルバラツキのウィンドウ１２００が、非常に狭いため、半導体生産管理が非常困難な状況となりつつある。
アイエスエスシーシー２００５、ロー−パワー・エンベデッド・エスラム・モジュールズ・ウイズ・エクスパンデッド・マージンズ・フォー・ライティング（ヒタチ、レネサス）「ＩＳＳＣＣ２００５ Ｌｏｗ−Ｐｏｗｅｒ Ｅｍｂｅｄｄｅｄ ＳＲＡＭ Ｍｏｄｕｌｅｓ ｗｉｔｈ Ｅｘｐａｎｄｅｄ Ｍａｒｇｉｎｓ ｆｏｒ Ｗｒｉｔｉｎｇ （Ｈｉｔａｃｈ，Ｒｅｎｅｓａｓ）」
ここで、本願の発明者らは、上述のような状態下における以下に示す課題について思い至った。
まず、セル特性マージンに十分余裕があった従来プロセス世代では表面化しないが、図２１に示すように、セル特性マージンが非常に少ないか又は若干の不良ビットを冗長救済技術によって良品化している状態下においては、経時劣化的な要因で発生するセル特性不良の可能性が高くなるという事実である。また、ＳＮＭは、その名が示すように電源ノイズ等に対して感度を有するので、メモリ単体での検査時には正常動作するが、周囲に存在するロジック群が多数動作して電源系にノイズが乗って不良に至るといったケースも発生し得る。
経時劣化の具体例としては、ＰｃｈＴｒのＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）劣化が挙げられる。これは、ＰｃｈＴｒがオン状態、つまりゲート−基板間にゲートが低電位となる状態が長時間続くと、ＰｃｈＴｒのＶｔ電位が高い側にシフトするという素子特性劣化現象である。ＮｃｈＴｒについての経時劣化現象としては、５Ｖ系や３Ｖ系の世代で議論されていたホットキャリア劣化が考えられる。
しかしながら、低電圧微細プロセスでは、電源電圧自体も低電圧化されていること、及びＰｃｈＴｒのＮＢＴＩ劣化が電源オンのスタンバイ状態にあるだけで発生するのに対して、ＮｃｈＴｒのホットキャリア劣化はＬＳＩが動作し、ゲートが中間電位状態となる過渡動作時においてのみ劣化が発生するである素子特性劣化現象こと等から、さほど問題化していない。
上述のＰｃｈＴｒとＮｃｈＴｒとの経時劣化モードの違い等によって、ＮｃｈＴｒのＶｔ電位はほぼそのままで、ＰｃｈＴｒのＶｔ電位のみが初期状態よりも高くなることが発生し得る。動作限界と物作り上想定されるグローバルバラツキ分との間にほとんどマージンがない状態において、ＰｃｈロードＴｒに経時劣化が発生してＶｔ電位が高くなると、出荷時テストでＳＮＭ的に良品であったものが、受け側のインバータの論理閾値が低くなることによって、ＳＲＡＭセル特性のＳＮＭ劣化が発生することになる。図２２で見ると、ウインドウ１２００で示された初期状態の良品ゾーンが、ウインドウ１２０１で示された「ＰｃｈＴｒのＶｔ電位が高い側にシフト」した状態になり、ウインドウ１２０１の左上等がＳＮＭ限界を超過したような状態が起こり得る。
また、ＮＢＴＩ劣化は、読み出しマージンであるＳＮＭだけでなく、書き込みマージンに相当するライトレベルに対しても影響を与える。ＰｃｈＴｒのＶｔ電位が高くなる方向自体は、書き込みが容易になる方向ではある。しかし、ＮＢＴＩ劣化は、その電位状態によってストレスが変わるため、２個の相補インバータラッチ中のＰｃｈＴｒのうち、長期に渡って一方のオン状態ＰｃｈＴｒについてのみ発生し得る。これによって、一方のロードＴｒ１００９は、Ｖｔ電位シフトを生じないが、もう一方のロードＴｒ１０１１が、ＮＢＴＩが経時劣化的にＶｔ電位が高くなっている状態が発生し得る。ビット線１００２を低電位に引き下げて書き込みを行う場合、オン状態のロードＴｒ１００９とアクセスＴｒ１００６との引っ張り合いで中間ノード１００４がＬｏｗ電位となる。これをインバータ１００８が受けるのだが、ロードＴｒ１０１１のＶｔ電位が高いとインバータ１００８の論理閾値が低くなり、中間ノード１００４をさらに下げないと書き込めないライトレベルの悪化が発生し得る。なお、ＰｃｈＴｒ側の劣化に関する考察について述べたが、将来、ＮｃｈＴｒ側の劣化が顕著になる可能性も有り、経時劣化によるセル特性悪化は上述の限りではない。
さらには、素子特性の経時劣化以外にも、動作環境起因の不具合発生の可能性もある。例えば、ＳＲＡＭマクロ単体テスト、又はテスターでの評価段階では問題が起きていなくても、ＬＳＩ上でＳＲＡＭに近在するロジック部が活性度の高い動作を行ったことにより発生したり、あるいは実際の製品ボード上に組み込んだ場合のボード上の電源強度が弱いことによって発生したりすることも起こり得る。本願の発明者らは、こうした経時的、又は動作環境変化的に発生するセル特性悪化懸念に対して、セル特性マージンの適切な確保手法が必要であると考えた。
それ故に、本発明の目的は、経時的又は動作環境変化的にセル特性が悪化しても、適切なセル特性マージンを確保して歩留低下の回避を可能とする半導体記憶装置を提供することである。
本発明は、ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置に向けられている。そして、上記目的を達成させるために、本発明の半導体記憶装置は、メモリセル、第１の制御回路及び第２の制御回路を備えている。
メモリセルは、ラッチ部を構成するロードトランジスタのソースへ供給される電位が、ワード線に供給される電位及びビット線に供給される電位の少なくとも一方と異なる回路構成になっている。第１の制御回路は、テストモード設定ピンに与えられる信号に応じて、通常動作モードとテストモードとを切り替える。第２の制御回路は、テストモード時における少なくとも読み出し動作（又は書き込み動作）の任意の期間、ロードトランジスタのソースへ供給される電位を、ワード線に供給される電位及びビット線に供給される電位の少なくとも一方よりも低い値（又は高い値）に制御するか、ロードトランジスタのソースへの電位供給をスイッチ素子によってカットオフすることでロードトランジスタを非駆動状態に制御する。
また、メモリセルは、ワード線に供給される電位が、ラッチ部を構成するロードトランジスタのソースへ供給される電位及びビット線に供給される電位の少なくとも一方と異なる回路構成になっていてもよい。この場合、第２の制御回路は、テストモード時における少なくとも読み出し動作（又は書き込み動作）の任意の期間、ロードトランジスタのソースへ供給される電位及びビット線に供給される電位の少なくとも一方に対するオン状態でのワード線に供給される電位を、通常動作モード時よりも高い値（又は低い値）に制御する。
また、メモリセルは、ビット線に供給される電位が、ラッチ部を構成するロードトランジスタのソースへ供給される電位及びワード線に供給される電位の少なくとも一方と異なる回路構成になっていてもよい。この場合、第２の制御回路は、テストモード時における少なくとも読み出し動作（又は書き込み動作）の任意の期間、ロードトランジスタのソースへ供給される電位及びワード線に供給される電位の少なくとも一方に対するビット線のうちの書き込み動作時に高電位を保つ側のビット線に供給される電位を、通常動作モード時よりも高い値（又は低い値）に制御する。
また、メモリセルが、Ｐｃｈトランジスタ及びＮｃｈトランジスタで構成されるラッチ部を有する場合、第２の制御回路は、テストモード時における少なくとも読み出し動作（又は書き込み動作）の任意の期間、Ｐｃｈトランジスタの基板電位を通常動作モード時よりも低い値に制御し、Ｐｃｈトランジスタにバックバイアス（又はフォワードバイアス）を印加してもよいし、Ｎｃｈトランジスタの基板電位を通常動作モード時よりも低い値に制御し、Ｎｃｈトランジスタにフォワードバイアス（又はバックバイアス）を印加してもよい。
好ましくは、第２の制御回路は、通常動作モード時における書き込み動作の任意の期間にも、ロードトランジスタのソースへ供給される電位を、ワード線に供給される電位及びビット線に供給される電位の少なくとも一方よりも低い値に制御するか、ソースへの電位供給をスイッチ素子によってカットオフすることでロードトランジスタを非駆動状態に制御する。また、第２の制御回路は、読み出し対象となるメモリセルが存在するカラム又はロウだけに対して、テストモード時の電位制御を行うことが望ましい。
なお、第２の制御回路は、テストモード時に、メモリセルの書き込み動作で低電位側に動作するビット線に供給される電位を、通常動作モード時より高い値に制御してもよい。また、ストレスモードピンにテスト信号を与えると共に、ストレスモードテストを含めた検査を行うＢＩＳＴ回路をさらに備えてもよい。
また、本発明は、ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置を検査する方法に向けられている。そして、上記目的を達成させるために、本発明の半導体記憶装置の検査方法は、書き込み動作の後、マクロ電源全体又は少なくともメモリセルを含む電源部を、通常電位から所定の低電位まで一時的に低下させ、所定の低電位まで一時的に低下させ電源電位を通常電位に戻した後、読み出し動作を行い、読み出し動作によってＰａｓｓ／Ｆａｉｌ判定を行う。
又は、通常の電源電位で書き込み動作の後、マクロ電源全体を通常電位から所定の低電位まで一時的に低下させるか、所定のスタティックノイズマージンストレスモードに設定するして、Ｐａｓｓ／Ｆａｉｌ判定無しで読み出し動作を行い、所定の低電位まで一時的に低下させ電源電位を通常電位に戻した後、再度読み出し動作を行い、再度読み出し動作によってＰａｓｓ／Ｆａｉｌ判定を行う。
ここで、Ｐａｓｓ／Ｆａｉｌ判定無しで読み出し動作を行ときに、ワード線をオン状態とする際に、複数のワード線を同時に活性化状態にさせるか、ビット線にプリチャージをかけたままの状態にすることが好ましい。
本発明によれば、通常動作モードとは異なるテストモードに設定することが可能となり、メモリセルラッチ部の第１電源が、ワード線ドライバ電源又はビット線プリチャージ回路電源の少なくとも一方の第２電源よりも低いことにより、ラッチインバータの論理閾値が第１電源の効果で下がり、Ｌｏｗ電位側になっているラッチノード電位が第２電源の効果で上がることにより、読み出し時のデータ破壊が起き易くなる。これにより、経時劣化で発生するＳＮＭ相当を厳しく試験して、経時的なＬＳＩの動作マージンを確保することが可能となる。また、読み出し時にビット線を引き下げるセル電流に関しては、ドライブＴｒのゲートに入るＨｉｇｈ電位が若干低くなる程度で、セル電流の支配要因であるバックバイアスが印加されたアクセスＴｒ及びドライブＴｒのソースドレイン間電圧は、ビット線電位とアクセスＴｒのゲートに印加されるワード線電位が高電位のままであれば、その分も低下しない。書き込み動作としては、ラッチ電位が下がっているだけであれば、動作マージンは拡大方向であるので、ライトマージンの試験を兼ねる必要が無ければ、書き込み動作時にもラッチ部電源を下げたまま検査することにも対応可能である。また、室温又は低温試験によって、高温時のＳＮＭを想定した試験も実施可能となる。これにより、検査コストの抑制が可能となる。
また、本発明によれば、読み出し時にインバータラッチ部の電源供給が遮断されるので、メモリセルラッチ部のデータ保持能力が低下する。これにより、読み出し時にワード線電位が高電位となり、アクセスＴｒが導通状態になった際に、誤読み出しし易くなる。
また、本発明によれば、アクセスＴｒのオン抵抗が小さくなるか、ビット線のプリチャージ電位が高くなることで、誤読み出しし易くなる。また、セル電流が通常動作モードよりも増える方向となるため、セル電流起因の歩留ロスが生じない。
また、本発明によれば、メモリセルのＰｃｈＴｒの基板電位にバックバイアスを印加することにより、ＳＮＭを低下させたストレス試験が実施可能となる。特に、ＰｃｈＴｒの閾値電圧が上昇する以外、ＮｃｈＴｒ側には変化が無いので、セル電流が通常動作モードと不変で正確な試験が可能となる。これにより、読み出し時のみ基板バイアスを印加すれば、余分なテストパターン追加等が一切不要にでき、テスト時間の短縮が実現可能となる。なお、メモリセルのＮｃｈＴｒの基板電位にフォワードバイアスを印加することにより、ＳＮＭを低下させたストレス試験が実施可能となる。
また、本発明によれば、ノーマル動作時に使用する「書き込み保証回路」を、テストモード時の「読み出し動作時のストレス回路」として流用可能となる。これにより、Ｔｒを有効的に活用し、メモリマクロの小面積化を実現可能となる。また、電源電位制御がメモリセルアレイ全面に対して行われるものと比較して、カラム単位に分割されて行われるため、高速に実施できる。これにより、書き込み時は通常動作と同一電位設定、読み出し時はストレスモードの電位設定という対応が容易になるので、このＳＮＭストレステストを通常の読み出しテストと兼用することにより、テストパターンの長大化、つまりテストコストの増大を回避しつつ、ストレステストを実施可能となる。なお、テストモードに設定した上で、アクセスＴｒのオン抵抗を高めて書き込み特性を悪化させることによって、又はビット線からのＨｉｇｈレベルの書き込み電位を下げるかＬｏｗレベルの書き込み電位を上げるかにより書き込み能力を弱めることによって、あるいはメモリセルのＰｃｈＴｒの基板電位にフォワードバイアスを印加するかＮｃｈＴｒの基板電位にバックバイアスを印加することにより、メモリラッチのデータ保持能力を高めることによって、ライトレベルのストレスモードを作り出すことができる。
また、本発明によれば、ノーマル動作時に使用する「ＳＮＭ保証回路」を、テストモード時の「ライトレベルのストレス回路」として流用可能となる。これにより、Ｔｒを有効的に活用し、メモリマクロの小面積化を実現可能となる。また、電源電位制御がメモリセルアレイ全面に対して行われるものと比較して、カラム単位に分割されて行われるため、高速に実施できる。これにより、読み出し時は通常動作と同一電位設定、書き込み時はストレスモードの電位設定という対応が容易になるので、このライトレベルストレステストを通常のライトテストと兼用することにより、テストパターンの長大化、つまり、テストコストの増大を回避しつつ、本ストレステストを実施可能となる。
また、本発明によれば、電源電位を単純に低下させることによって、電源分離等の対応が無い構成ではあっても、ラッチ保持能力の弱いビットをスクリーニングすることが可能となる。また、テストモード設定ピンを用いたメモリマクロ内の電源電位低下設定が可能となる。これにより、通常の場合は同一電源に接続されている、ロジックとＳＲＡＭとの電源で、ロジック部の電源電位を落とさなくとも、電源電位低下によるＳＮＭマージン確保が可能となる。これにより、個々のマクロレベルでメモリセルの電源電圧を下げた試験が可能となるので、ストレスモード←→ノーマルモード間のモードチェンジが容易に行えて、ロジック部への影響無しに本検査を実施可能となる。特に、ＢＩＳＴ回路と組み合わせた際に、複数マクロが同時に検査可能となるので、ＬＳＩ検査に有効に機能する。
また、本発明によれば、読み出しデータのＰａｓｓ／Ｆａｉｌ判定を行わないフェーズでの低電圧での空読み出しによってＳＮＭストレスを印加することが可能となる。その後に通常動作モードでの使用される電源電位状態に戻した上で、Ｐａｓｓ／Ｆａｉｌ判定を行うので、読み出し電流が通常動作と全く同じ状態で、ＳＮＭストレス試験が可能となり、低電圧での読み出し動作によるセル電流不足による歩留ロスを引き起こすことなく、対策が可能となる。また、Ｐａｓｓ／Ｆａｉｌ判定無しでの読み出し検査時間増加を、ワード線立ち上げの複数同時化で削減可能となる。
また、本発明によれば、テストモード信号の制御をＢＩＳＴ回路が行うので、ＬＳＩ全体のＳＲＡＭマクロを同時に電源制御等を行う必要が無く、あるＢＩＳＴ回路がテストしているＳＲＡＭマクロ群を、個々に検査可能となるので、ＢＩＳＴ回路が受け持つ個々のＳＲＡＭマクロ群のレベルでメモリセルの電源電圧を下げた試験が可能となる。これにより、ロジック部や他のＳＲＡＭマクロ群への影響無しに本検査を実施可能となり、有効にＬＳＩ検査を行うことが可能となる。また、ＳＮＭストレステストをＢＩＳＴ回路で実施可能となるので、チップにおけるＩ／Ｏピン設計制約緩和や、複数マクロ同時検査によるＬＳＩ試験時間短縮等の効果を得ることができる。
（第１の実施形態）
本発明の第１の実施形態に係る半導体記憶装置について、図１〜４、図１３及び図１９を用いて説明する。この第１の実施形態は、ＶＤＤＭ制御に関する技術であり、主に請求項１、９及び１５に記載の発明に対応する。本発明では、例えば上述のスタティックノイズマージン（ＳＮＭ）による経時劣化不良を防止する手段としてテストモード設定ピン１０２を設けて、通常動作モードとは異なるテストモードを設定可能とすることを特徴とする。そして、ＳＮＭを低下させる電源電位制御を実施し、擬似的に経時劣化後のＳＮＭ値と同等又はマージンをもってさらに厳しい状態を作り出して検査することを特徴とする。
この本発明の特徴について、まず、請求項１に記載するインバータラッチ電源の制御技術から説明する。図１は、本発明の第１の実施形態に係る半導体記憶装置の主要回路構成を示す図である。図２は、メモリ（ＳＲＡＭ）マクロ中における第１の実施形態に係る半導体記憶装置のレイアウトイメージを示す図である。
第１の実施形態に係る半導体記憶装置において、テストモード設定ピン１０２は、通常の読み出し／書き込み動作を行うノーマルモード、又はＳＮＭ値を経時劣化後と同等かそれ以下の状態とするＳＮＭストレステストモードを、指定するために使用される。また、第１の実施形態に係る半導体記憶装置は、ラッチ部のＰｃｈＴｒ１０８及び１１１のソース電位を、電源とは分離した別のノードＶＤＤＭ１００として、ラッチ電位制御回路１０１によって電位制御可能な構成としている。また、リード／ライト制御回路１０３は、タイミングチャート（図１３）に示すように、テストモードに設定された場合、読み出し動作時の少なくともワード線１０５が開いている間、ノードＶＤＤＭＣＯＮＴ１０４がＨｉｇｈ電位となる制御を行う。なお、図１３に示すＨｉｇｈ／Ｌｏｗ電位の論理動作は一例であり回路設計の仕方によって自由に設定可能である。そして、ＶＤＤＭＣＯＮＴ１０４がＨｉｇｈ電位となった際に、ＶＤＤＭ１００の電位を若干下げる制御を行う。
このラッチ電位制御回路１０１の構成例を図３に示す。ＶＤＤＭＣＯＮＴ１０４は、通常はＬｏｗ電位であるが、図１３に示したように、テストモードに設定された場合の読み出し時のワード線１０５が開く期間のみ、Ｈｉｇｈ電位になるように制御される。これにより、図３のＰｃｈＴｒ１４０がオフ状態に、ＰｃｈＴｒ１４１がオン状態になる。ＰｃｈＴｒ１４２は常時オン状態なので、ＶＤＤＭ１００の電位は、ＰｃｈＴｒ１４２とＰｃｈＴｒ１４１との引っ張り合いで決まる、電源電位よりも低いレベルに設定される。なお、ＰｃｈＴｒ１４２だけでなくＰｃｈＴｒ１４０を設けている理由は、非常に能力が高い常時オン状態のＰｃｈＴｒ１４２だけの回路であると、ＶＤＤＭ１００を低電位に引き下げるためのＰｃｈＴｒ１４１も高い能力が必要となり、その結果非常に多くの貫通電流が流れて消費電力が増大する、という不具合を回避するためである。
ＶＤＤＭ１００の電位が低くなることにより、図１８で見れば、ビット線１００１及び１００２のレベルがそのままの状態で、インバータ１００７及び１００８の論理閾値が低くなった状態となり、ラッチの保持能力が低下して、ＳＮＭの低い状態を作り出せる。ノードＶＤＤＭ１００が低電位の場合には、書き込み動作自体は容易になる。そのため、読み出し／書き込み両方の動作でＶＤＤＭ１００をＶＤＤ電位から低下させたままにしておくと、ライトレベルに対する特性検査は実施できない。ライト特性マージンを正確に検査するには、読み出し時のみにＶＤＤＭ１００の電位を低下させ、書き込み動作時には通常動作での電源電圧にするという制御にしておく必要がある。
また、以下の理由により、単にメモリマクロ全体の電源電位を下げた場合と比較して、セル電流の低下が少なく、ＳＮＭのみを効果的に低下させたストレス試験を実施可能となる。これにより、セル電流やライトレベルといった他要因での歩留ロスを引き起こすことなしに、ＳＮＭ経時劣化マージンを確保することが可能となる。
ビット線１０６及び１０７は高電位のままなので、アクセスＴｒとドライブＴｒとのソース−ドレイン間の電圧は不変である。また、通常、アクセスＴｒは、ＳＮＭ耐性確保のために、ワード線オープン時の中間ノード１００３の浮きを押さえるためにドライブＴｒよりも高抵抗に設定されている。そのため、セル電流に対しては、ドライブＴｒよりもアクセスＴｒの方が支配的になっている。本第１の実施形態では、このセル電流への影響が大きいアクセスＴｒのゲート電位であるワード線１０５の電位も高電位のままであるため、全体の電源電位を下げてＳＮＭ値を下げた時と比較して、セル電流の減少分はドライブＴｒゲート電位の若干の低下分のみであって非常に少ない。
図１のワード線１０５の駆動電源電位とビット線１０６及び１０７のプリチャージ電源との両方共が、ラッチ電位制御回路１０１で制御される低い側の電源電位よりも高い電位を保っておく方が、大きなＳＮＭ低下値を得ることが可能である。しかし、どちらか一方のみが高い電位を保っておき、もう一方はラッチ電位制御回路１０１で制御される低い側の電源電位であったとしても、ＳＮＭの低下効果は低いながらも得ることができるし、経時劣化として想定すべきＳＮＭ値が小さめである場合には、ワード線１０５のみ通常電位とし、ラッチ電位とビット線プリチャージ電位との両方は若干下げた低電位とすること等により、ＳＮＭ悪化量の調整が可能である。
請求項１に記載の発明では、「セル電流の劣化は、通常動作モードと比較しても非常に少ない」ということを生かして、通常動作モード試験の読み出し動作を本ＳＮＭストレスモードと兼用化することにより、ＳＮＭテスト用のテストパターン追加の必要なく、検査コスト増加を抑制できる。
また、請求項３に記載の発明はゲート電位が昇圧されている分、請求項４に記載の発明はビット線電位が昇圧されている分、セル電流は通常動作モードよりも増加するため、セル電流起因での歩留低下は発生しない。また、ＶＤＤＭ１００の制御を動作対象のカラムに対してのみ実施すれば、駆動する負荷が軽くなるので、ＶＤＤＭ１００の動的制御が容易になる。これにより、通常の検査パターン中の読み出しサイクルのみをＳＮＭストレスモードとして検査することが容易になる。これが、請求項９に記載の発明である。また、ＳＮＭの経時的な劣化量に加えて、高温時の劣化量も想定し、その両方を考慮した経時劣化量を想定して、室温又は低温で検査してもかまわない。この検査によって、複数温度での検査実施を無くしてコスト削減を図ることも可能である。
次に、読み出し時のＳＮＭとは逆の書き込み時のライトレベルマージンについても、経時劣化や動作環境起因での不良に対するマージン確保方法について、図１を例に挙げて説明する。テストモードにした後、ラッチ電位制御回路１０１は、テストモードの書き込みサイクルでのみ、ＶＤＤＭ１００の電位を上げる操作を行う（請求項１の操作とは逆）。これにより、インバータラッチの保持能力が高まるので、ライトレベルに対するストレスモードを作ることができる。ＶＤＤＭ１００の電位を通常動作モードより高電位側に操作する方法は、図７及び図８にある回路（第３の実施形態）と同様の思想で可能であるため、詳細説明は後述する。ライトレベルストレスモードで、カラム毎に制御にすることで得られる効果は、ＳＮＭに対する請求項９による効果と同様である。これが、請求項１５に記載の発明である。また、通常動作モード時には、ＳＮＭ向上回路として使用し、テストモード時にライトレベルストレス回路として使用することで、回路面積削減を図ることも可能である。また、ライトレベルの経時的な劣化量に加えて、Ｖｔが高くなるので相対的に室温よりも厳しくなる低温時の劣化量も想定し、その両方を考慮した経時劣化量を想定して、室温又は低温で検査することも可能である。
（第２の実施形態）
本発明の第２の実施形態に係る半導体記憶装置について、図４及び図８を用いて説明する。この第２の実施形態は、ＶＤＤＭカットオフに関する技術であり、主に請求項２、７及び８に記載の発明に対応する。
テストモード中の読み出し動作時において、図３の回路を用いてＶＤＤＭ１００をある電位に設定するのではなくて、図４に示すようにカットオフＴｒでインバータラッチ電位のＶＤＤＭ１００への電源供給をカットオフすることでも、ＳＮＭストレスモードを作ることができる。このＶＤＤＭカットオフ手法は、第１の実施形態と比較して、意図した電位レベルに設定することが難しいという短所はあるものの、使用素子数が少なく、電位を作り出すための貫通電流成分が無いので低消費電流であるという長所がある。これが、請求項２に記載の発明である。
また、図３のＶＤＤＭ１００の制御回路は、通常は図１３のような制御を想定しているが、図１４に示すように通常動作の書き込み時にも起動させることも、論理の組み換えだけで容易に可能である。こうすることにより、通常動作モード時には書き込み補助回路として、テストモード時にはＳＮＭストレス用として使用し、半導体面積を有効に活用することができる。実施にあたっては、ＶＤＤＭ１００のレベルは読み出し／書き込み時で共通で、その制御を行うＶＤＤＭＣＯＮＴ１０４の制御の仕方のみを変更してもよい。より好ましくは、書き込み補償回路として使用する電位レベルとＳＮＭストレスモードで使用する電位レベルとを使い分け、レベルを作り出す回路素子の少なくとも一部を兼用することによって、両方の特性を最適化しつつ、シリコン面積を節約することも可能である。これが、請求項７及び８に記載の発明である。
（第３の実施形態）
本発明の第３の実施形態に係る半導体記憶装置について、図５〜図８を用いて説明する。この第３の実施形態は、ワード線昇圧及びビット線ＰＣＧ上げに関する技術であり、主に請求項３及び４に記載の発明に対応する。
図５に示すように、メモリセルに対して、通常動作モード用の電位２０１に加えて、テストモード用に若干高い電位２０２の供給を受ける。図６に本発明におけるワード線ドライバ２０３の構成例を示す。テストモード設定ピン１０２の設定を、通常動作モードではＬｏｗ電位に、テストモードではＨｉｇｈ電位にする。テストモード設定ピン１０２がＨｉｇｈ電位となると、ＰｃｈＴｒ２０５がカットオフ状態となり、通常動作モード用の電位２０１が供給されなくなる。代わりに、ＰｃｈＴｒ２０６がオン状態となり、テストモード用の電位２０２が選択される状態となる。ワード線１０５の電位が高電位になると、アクセスＴｒのオン抵抗が小さくなるので、図１８で示すノード１００３がより浮き上がることとなり、ＳＮＭが減少する。これによって、ＳＮＭストレスモードを作り出すことが可能となる。これが、請求項３に記載の発明である。
図７に、本発明におけるビット線プリチャージ回路２０４の構成例を示す。メモリセルに対して、通常動作モード用の電位２０１に加えて、テストモード用に若干高い電位２０２の供給を受ける。テストモード設定ピン１０２の設定を受けての電源電位制御については、請求項３に関する図６の説明と同じである。ビット線の電位が高電位であるため、図１８に示すアクセスＴｒとドライブＴｒとの引っ張り合いで決まるノード１００３がより浮き上がる状態となり、保持データを失いやすい低ＳＮＭの状態を作り出す。これが、請求項４に記載の発明である。
（第４の実施形態）
本発明の第４の実施形態に係る半導体記憶装置について、図５〜図８を用いて説明する。この第４の実施形態は、主に請求項１０〜１２に記載の発明に対応する。この実施形態では、主に上記第１の実施形態で挙げたＶＤＤＭ制御以外のライトレベルストレスモードについて説明する。
まず、テストモード設定ピン１０２を付与して、テストモード設定可能な構成とする。その上で、アクセスＴｒのワード線レベルを、テストモード時の書き込み動作時にのみ、通常動作モード時よりも電位を下げて動作させる。電源制御方法としては、図６の電位２０２に、通常動作モードでの電位２０１よりも低い電源電位を供給しておく。図１８の例で説明すると、アクセスＴｒ１００５のオン抵抗が大きいと、ＰｃｈＴｒ１０１１との引っ張り合いで決まる中間ノード１００３の電位が下げきれず、書き込みにくい状態となる。これにより、ライトレベルストレスモードを作り出すことが可能となる。アクセスＴｒのオン抵抗が減少する方向の電源制御であるため、セル電流に影響を与えないためには、書き込み時にのみテストモード設定を行う必要がある。これが、請求項１０に記載の発明である。
次に、図７において、電位２０２は、電位２０１よりも低電位に設定しておく。テストモード時にはテストモード設定ピン１０２がＨｉｇｈ電位となり、電位供給が電位２０２に切り替えられる。ビット線プリチャージ電位が下がると、相補ビット線のうちの、Ｈｉｇｈ電位側のビット線電位が低下することとなり、書き込みにくい状態となる。先に説明した図６のように２電源の供給を受けてもよいが、図８のように、単一電源を供給される回路構成とし、通常動作モードとテストモードとは同電位が供給されるが、抵抗分割やＴｒ駆動時のＶｔ電位低下等を用いて、低いレベルを作り出す方法もある。テストモード時には、テストモード設定ピン１０２がＨｉｇｈ電位となり、ＰｃｈＴｒ２０５がオフ状態となって、ＮｃｈＴｒ２０７のＶｔ電位低下による制御が行われる。この回路構成は、動作サイクル時間が十分に短ければ、電源電位２０１からＮｃｈＴｒ２０７のＶｔ電位分低下した電位がノード２１１に供給される。これが、請求項１１に記載の発明である。
また、請求項１１とは逆に、書き込み時にビット線のＬｏｗ側の電位を若干上げておくことでも、書き込みにくい状態を作り出せる。図９にその例を示す。従来の書き込みバッフア回路（図２０）に対して、図９に示す回路構成とする。図２０では、ＶＳＳ電位がＮｃｈＴｒを経由してビット線１０６及び１０７に伝わる。これに対して、図９の回路では、テストモード設定ピン１０２をＨｉｇｈ電位に設定すると、通常ノード３１０はＰｃｈＴｒ３１２経由となるので、十分短い動作サイクルにおいては、ＶＳＳノードに対してＶｔ分だけ浮き上がったレベルとなる。これによって、図１８の例で見ると、ビット線１００２を低い側に引き下げて書き込み動作を実施する場合、Ｌｏｗ電位を受けて動作するインバータ１００８の論理閾値レベルに対して、ビット線１００２のＬｏｗレベルが低くなりきらず、書き込みが厳しい状態となる。これが、請求項１２に記載の発明である。なお、図１０のように、Ｔｒや抵抗での電位分割によって、ＶＳＳＭの供給電位を定めてもかまわない。
（第５の実施形態）
本発明の第５の実施形態に係る半導体記憶装置について、図５、図６及び図１３を用いて説明する。この第５の実施形態は、バックバイアスに関する技術であり、主に請求項５、６、１３及び１４に記載の発明に対応する。
上述した第１及び第２の実施形態では、メモリセルラッチ電源のソース電位を制御し、第３の実施形態では、メモリセルのＰｃｈＴｒの基板電位をＰｃｈＴｒのソース電位とは電気的に分離した構成とし、テストモード時には、ＰｃｈＴｒの基板電位に対して常時バックバイアスを印加しておくか、又は図１３のＶＤＤＭＣＯＮＴ１０４と同じタイミングで制御する。メモリセルのＰｃｈＴｒの基板電位をバックバイアスが印加される方向に制御することにより、ＰｃｈＴｒの閾値が高電位となり、経時劣化後と同様の状態を模した状態で検査が可能となる。
第１の実施形態で説明した請求項１についは、ＳＮＭ低下を期待して電源電位を降下させた分よりもセル電流劣化が少ないことを説明した。しかし、このＰｃｈＴｒの基板電位方式の場合は、その点においてさらに優れており「通常動作モードとのセル電流差は事実上ない」という利点がある。セル電流が通常検査の時と同じであることにより、通常検査の読み出し動作をこのＳＮＭストレステストと差し替えることが容易になる。これが、請求項５に記載の発明である。
また、ＳＮＭを劣化させるという意味では、図６のようにメモリセルのＮｃｈＴｒの基板電位をＮｃｈＴｒのソース電位と分離し、ＮｃｈＴｒの基板電位にフォワードバイアスを印加しても同様の効果を得ることができる。これが、請求項６に記載の発明である。このテストモードでは、通常動作モード時よりもセル電流が取れる方向であるので、セル電流要因で歩留を落とすことは起こりえないが、通常動作モードよりもセル電流が多い分、セル電流を見極める試験を別途実施する必要がある点が、請求項５と比較して劣る点である。
また、逆に、図１１のメモリセルのＰｃｈＴｒの基板電位４００にフォワードバイアスを印加すれば、ＰｃｈＴｒの閾値が低電位となり、ライトレベルが経時的に厳しくなった場合と同様の状態を模した検査が可能となる。これが、請求項１３に記載の発明である。また、図１２のようにメモリセルのＮｃｈＴｒの基板電位をＮｃｈＴｒのソース電位と分離し、ＮｃｈＴｒの基板電位４１０にバックバイアスを印加しても同様の効果を得ることができる。これが、請求項１４に記載の発明である。
（第６の実施形態）
本発明の第６の実施形態に係る半導体記憶装置について、図１５〜図１７を用いて説明する。この第６の実施形態は、電源電圧を下げるか空読みをやるかＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）を用いるかに関する技術であり、主に請求項１６〜２０に記載の発明に対応する。
まず、通常議論されるＳＮＭは、ワード線を開けた場合のものであるが、ワード線を閉じたままであっても電源電圧を下げてやることで安定性の弱いセルは保持データを失ってしまう。これによっても、スクリーニングが可能である。これが、請求項１７に記載の発明である。この方法は、請求項１〜９の対応が電源分離を伴うのに対して、電源分離が必要でない分対応が容易であり、電源分離分の面積デメリットが発生しない、電源系をより強固に形成しやすいといったメリットがある。
通常の場合、ロジックとＳＲＡＭとは同一電源に接続されているので、メモリマクロ全体の電源電位を落とす手法では、ロジック部への影響が発生する。また、ＢＩＳＴで複数マクロを同時に試験する場合、１つの電源に接続されているが故に、種々の容量の複数マクロに対して同時には実施できない。この課題に対して、図１６に示すように、マクロ全体又はメモリセルに対して、電源電位をテストモード時にのみ、通常の電位２０１よりも低い電位２０２に接続する回路構成とすることで、着目するマクロに対してのみＳＮＭストレステストを実施可能となる。
図１５に、ＳＮＭの電圧依存性を示す。３本のカーブはβレシオ（＝ドライブＴｒ駆動能力／アクセスＴｒ駆動能力）に依存して変わる傾向を示している。請求項１７に記載の発明に対しては、アクセスＴｒが開いた状態でのセル安定性が、本当の読み出しマージン（＝ＳＮＭ）であるべきであるし、請求項１〜４及び６〜９に記載の発明では、セル電流が通常動作と差異があるという点で、要改善点がある。この課題に対して、ワード線１０５を開けて読み出し動作は行うが、Ｐａｓｓ／Ｆａｉｌ判定は実施せず、その後に通常動作モードに戻して、再度読み出し動作を行ってＰａｓｓ／Ｆａｉｌ判定を行う手段を講ずるのが、請求項１８に記載の発明である。この請求項１８に記載の発明は、ＳＮＭ的に厳しい状態でアクセスＴｒが導通状態となるので、ＳＮＭストレスが印加されるが、リードデータの判定自体はその後の通常電源電位の状態で行われるので、セル電流に関する課題は発生しない。
但し、Ｐａｓｓ／Ｆａｉｌ判定は実施しないで読み出し動作を実施するサイクル分、検査パターンが長くなるデメリットがある。検査時間の増大を防ぐため、Ｐａｓｓ／Ｆａｉｌ判定を実施しないテストモード時の擬似読み出し状態の場合に、複数ワード線を同時に活性化してもよい。これが、請求項１９に記載の発明である。
この場合、読み出されたデータによるビット線低下によって、ＳＮＭストレスが十分にかからない可能性がある。そこで、このＰａｓｓ／Ｆａｉｌ判定を実施しないテストモード時の擬似読み出し状態の場合に、ビット線にプリチャージをかけておくことによって、ビット線のＨｉｇｈ電位からの低下を防止して、ＳＮＭストレスをきちんとかけることが可能となる。これが、請求項２０に記載の発明である。
また、検査時間はＬＳＩの検査コストとして重要である。そのため、システムＬＳＩでは、検査時間短縮のためにＢＩＳＴが多く用いられている。ＢＩＳＴ回路内蔵により、メモリマクロの複数同時検査の実施が検査コスト削減に有効である。図１７に示すように接続し、ＢＩＳＴ回路４３１から請求項１〜１５のいずれかに記載の発明を搭載したメモリセル４３０に対して検査制御を行うことにより、実ＬＳＩ検査への適用が可能となる。これが、請求項１６に記載の発明である。
本発明の半導体記憶装置は、ＳＲＡＭ回路技術等に利用可能であり、特に経時的又は動作環境変化的にセル特性が悪化しても歩留低下を回避したい場合等に適している。
第１の実施形態に係る半導体記憶装置の主要回路構成を示す図 第１の実施形態に係る半導体記憶装置のメモリマクロ内のレイアウトイメージ図 ラッチ電位制御回路の構成例 第２の実施形態に係る半導体記憶装置の主要回路構成を示す図 第３の実施形態に係る半導体記憶装置の主要回路構成を示す図 ワード線ドライバの構成例 ビット線プリチャージ回路の構成例 ビット線プリチャージ回路の他の構成例 第４の実施形態に係る半導体記憶装置の主要回路構成を示す図 書き込み時Ｌｏｗ電位制御回路の構成例 第５の実施形態に係る半導体記憶装置の主要回路構成を示す図 第５の実施形態に係る半導体記憶装置の他の回路構成を示す図 第１の実施形態に係る半導体記憶装置の動作タイムチャート 第１の実施形態に係る半導体記憶装置の他の動作タイムチャート ＳＮＭの電源電圧依存性を説明する図 第６の実施形態に係る半導体記憶装置の主要回路構成を示す図 第６の実施形態に係る半導体記憶装置の他の回路構成を示す図 従来のＳＲＡＭメモリセルの問題を説明するための図 従来のＳＲＡＭメモリセルの問題を説明するための図 従来の書き込みバッフア回路の構成図 グローバルバラツキに対するセル特性制限を説明するための図 グローバルバラツキに対するセル特性制限を説明するための図
符号の説明
１００ ＶＤＤＭ（メモリセル電源）
１０１ ラッチ電位制御回路
１０２ テストモード設定ピン
１０３ リード／ライト制御回路
１０４ ＶＤＤＭＣＯＮＴ（メモリセル電源コントロール信号）
１０５、２０８、１０００ ワード線
１０６、１０７、１００１、１００２ ビット線
１２１ リード／ライト制御ピン
１２２ アドレス入力ピン
１２３ データ入出力ピン
１３１ データ入出力部
１３２、４３０ メモリセル
１３３ ロウデコーダ
１４０〜１４２、２０５〜２０７、３１１〜３１５、１００９〜１０１２ トランジスタ
１４３ ＡＮＤ回路
２００、３０８〜３１０、４００、４１０、１００３、１００４ ノード
２０１、２０２ 電位
２０３ ワード線ドライバ
２０４ ビット線プリチャージ回路
２０９、２１２ ビット線プリチャージ電位切り替え回路
４２４ メモリ機能部分
４３１ ＢＩＳＴ回路
１２００、１２０１ 動作ウインドウ

Claims (21)

  1. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
    ラッチ部を構成するロードトランジスタのソースへ供給される電位が、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
    テストモード設定ピンに与えられる信号に応じて、通常動作モードとテストモードとを切り替える第１の制御回路と、
    前記テストモード時における少なくとも読み出し動作の任意の期間、前記ロードトランジスタのソースへ供給される電位を、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方よりも低い値に制御する第２の制御回路とを備える、半導体記憶装置。
  2. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
    ラッチ部を構成するロードトランジスタのソースへ供給される電位が、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
    テストモード設定ピンに与えられる信号に応じて、通常動作モードとテストモードとを切り替える第１の制御回路と、
    前記テストモード時における少なくとも読み出し動作の任意の期間、前記ロードトランジスタのソースへの電位供給をスイッチ素子によってカットオフすることで前記ロードトランジスタを非駆動状態に制御する第２の制御回路とを備える、半導体記憶装置。
  3. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
    前記ワード線に供給される電位が、ラッチ部を構成するロードトランジスタのソースへ供給される電位及び前記ビット線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
    テストモード設定ピンに付与される信号に応じて、通常動作モードとテストモードとを切り替える第１の制御回路と、
    前記テストモード時における少なくとも読み出し動作の任意の期間、前記ロードトランジスタのソースへ供給される電位及び前記ビット線に供給される電位の少なくとも一方に対する前記ワード線に供給される電位、及びオン状態での前記ワード線に供給される電位を、前記通常動作モード時よりも高い値に制御する第２の制御回路とを備える、半導体記憶装置。
  4. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
    前記ビット線に供給される電位が、ラッチ部を構成するロードトランジスタのソースへ供給される電位及び前記ワード線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
    テストモード設定ピンに付与される信号に応じて、通常動作モードとテストモードとを切り替える第１の制御回路と、
    前記テストモード時における少なくとも読み出し動作の任意の期間、前記ロードトランジスタのソースへ供給される電位及び前記ワード線に供給される電位の少なくとも一方に対する前記ビット線に供給される電位を、前記通常動作モード時よりも高い値に制御する第２の制御回路とを備える、半導体記憶装置。
  5. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
    Ｐｃｈトランジスタ及びＮｃｈトランジスタで構成されるラッチ部を有するメモリセルと、
    テストモード設定ピンに付与される信号に応じて、通常動作モードとテストモードとを切り替える第１の制御回路と、
    前記テストモード時における少なくとも読み出し動作の任意の期間、前記Ｐｃｈトランジスタの基板電位を前記通常動作モード時よりも高い値に制御し、前記Ｐｃｈトランジスタにバックバイアスを印加する第２の制御回路とを備える、半導体記憶装置。
  6. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
    Ｐｃｈトランジスタ及びＮｃｈトランジスタで構成されるラッチ部を有するメモリセルと、
    テストモード設定ピンに付与される信号に応じて、通常動作モードとテストモードとを切り替える第１の制御回路と、
    前記テストモード時における少なくとも読み出し動作の任意の期間、前記Ｎｃｈトランジスタの基板電位を前記通常動作モード時よりも高い値に制御し、前記Ｎｃｈトランジスタにフォワードバイアスを印加する第２の制御回路とを備える、半導体記憶装置。
  7. 前記第２の制御回路は、通常動作モード時における書き込み動作の任意の期間にも、前記ロードトランジスタのソースへ供給される電位を、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方よりも低い値に制御することを特徴とする、請求項１に記載の半導体記憶装置。
  8. 前記第２の制御回路は、通常動作モード時における書き込み動作の任意の期間にも、ソースへの電位供給をスイッチ素子によってカットオフすることで前記ロードトランジスタを非駆動状態に制御することを特徴とする、請求項２に記載の半導体記憶装置。
  9. 前記第２の制御回路は、読み出し対象となるメモリセルが存在するカラム又はロウだけに対して、前記テストモード時の電位制御を行うことを特徴とする、請求項１〜８のいずれかに記載の半導体記憶装置。
  10. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
    ラッチ部を構成するロードトランジスタのソースへ供給される電位が、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
    テストモード設定ピンに与えられる信号に応じて、通常動作モードとテストモードとを切り替える第１の制御回路と、
    前記テストモード時における少なくとも書き込み動作の任意の期間、前記ロードトランジスタのソースへ供給される電位を、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方よりも高い値に制御する第２の制御回路とを備える、半導体記憶装置。
  11. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
    前記ワード線に供給される電位が、ラッチ部を構成するロードトランジスタのソースへ供給される電位及び前記ビット線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
    テストモード設定ピンに付与される信号に応じて、通常動作モードとテストモードとを切り替える第１の制御回路と、
    前記テストモード時における少なくとも書き込み動作の任意の期間、前記ロードトランジスタのソースへ供給される電位及び前記ビット線に供給される電位の少なくとも一方に対する前記ワード線に供給される電位を、前記通常動作モード時よりも低い値に制御する第２の制御回路とを備える、半導体記憶装置。
  12. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
    前記ビット線に供給される電位が、ラッチ部を構成するロードトランジスタのソースへ供給される電位及び前記ワード線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
    テストモード設定ピンに付与される信号に応じて、通常動作モードとテストモードとを切り替える第１の制御回路と、
    前記テストモード時における少なくとも書き込み動作の任意の期間、前記ロードトランジスタのソースへ供給される電位及び前記ワード線に供給される電位の少なくとも一方に対する前記ビット線のうちの書き込み動作時に高電位を保つ側のビット線に供給される電位を、前記通常動作モード時よりも低い値に制御する第２の制御回路とを備える、半導体記憶装置。
  13. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
    テストモード設定ピンに与えられる信号に応じて、通常動作モードとテストモードとを切り替える第１の制御回路と、
    前記テストモード時に、メモリセルの書き込み動作で低電位側に動作する前記ビット線に供給される電位を、前記通常動作モード時より高い値に制御する第２の制御回路とを備える、半導体記憶装置。
  14. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
    Ｐｃｈトランジスタ及びＮｃｈトランジスタで構成されるラッチ部を有するメモリセルと、
    テストモード設定ピンに付与される信号に応じて、通常動作モードとテストモードとを切り替える第１の制御回路と、
    前記テストモード時における少なくとも書き込み動作の任意の期間、前記Ｐｃｈトランジスタの基板電位を前記通常動作モード時よりも低い値に制御し、前記Ｐｃｈトランジスタにフォワードバイアスを印加する第２の制御回路とを備える、半導体記憶装置。
  15. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
    Ｐｃｈトランジスタ及びＮｃｈトランジスタで構成されるラッチ部を有するメモリセルと、
    テストモード設定ピンに付与される信号に応じて、通常動作モードとテストモードとを切り替える第１の制御回路と、
    前記テストモード時における少なくとも書き込み動作の任意の期間、前記Ｎｃｈトランジスタの基板電位を前記通常動作モード時よりも低い値に制御し、前記Ｎｃｈトランジスタにバックバイアスを印加する第２の制御回路とを備える、半導体記憶装置。
  16. 前記第２の制御回路は、読み出し対象となるメモリセルが存在するカラム又はロウだけに対して、前記テストモード時の電位制御を行うことを特徴とする、請求項１０〜１５のいずれかに記載の半導体記憶装置。
  17. 前記テストモード設定ピンにテスト信号を与えると共に、ストレスモードテストを含めた検査を行うＢＩＳＴ回路をさらに備える、請求項１〜１６のいずれかに記載の半導体記憶装置。
  18. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置を検査する方法であって、
    書き込み動作の後、マクロ電源全体又は少なくともメモリセルを含む電源部を、通常電位から所定の低電位まで一時的に低下させるステップと、
    前記所定の低電位まで一時的に低下させ電源電位を通常電位に戻した後、読み出し動作を行うステップと、
    前記読み出し動作によってＰａｓｓ／Ｆａｉｌ判定を行うステップとを備える、半導体記憶装置の検査方法。
  19. ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置を検査する方法であって、
    通常の電源電位で書き込み動作の後、マクロ電源全体を通常電位から所定の低電位まで一時的に低下させるか、所定のスタティックノイズマージンストレスモードに設定するかして、Ｐａｓｓ／Ｆａｉｌ判定無しで読み出し動作を行うステップと、
    前記所定の低電位まで一時的に低下させ電源電位を通常電位に戻した後、再度読み出し動作を行うステップと、
    再度読み出し動作によってＰａｓｓ／Ｆａｉｌ判定を行うステップとを備える、半導体記憶装置の検査方法。
  20. 前記Ｐａｓｓ／Ｆａｉｌ判定無しで読み出し動作を行うステップでは、前記ワード線をオン状態とする際に複数の前記ワード線を同時に活性化状態にさせることを特徴とする、請求項１９に記載の半導体記憶装置の検査方法。
  21. 前記Ｐａｓｓ／Ｆａｉｌ判定無しで読み出し動作を行うステップでは、前記ワード線をオン状態とする際に前記ビット線にプリチャージをかけたままの状態にすることを特徴とする、請求項１９に記載の半導体記憶装置の検査方法。

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