KR20030091283A - 반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그스크린 방법 및 그 스크린을 위한 배치 방법 - Google Patents

반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그스크린 방법 및 그 스크린을 위한 배치 방법 Download PDF

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Abstract

반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그 스크린 방법 및 그 스크린을 위한 배치 방법이 개시된다. 본 발명의 반도체 메모리 장치는 전원 전압, SRAM 셀 그리고 제1 및 제2 드라이버부를 포함한다. 제1 드라이버부는 전원 전압과 메모리 셀 사이에 연결되고, 셀 파워 제어 신호에 응답하여 메모리 셀로 전원 전압을 공급한다. 제2 드라이버부는 전원 전압과 메모리 셀 사이에 연결되고, 셀 파워 다운 신호에 응답하여 메모리 셀로 전원 전압에서 소정 전압 강하된 전압을 공급한다. 본 발명의 반도체 메모리 장치에 의하면 셀 파워 다운 신호에 의해 전원 전압을 소정 전압 강하시켜 메모리 셀로 바로 공급하기 때문에, 종래의 테스터기에서 일정 전압 강하된 전압을 공급하기 위해 전압 변경 후 안정화를 위해 필요로하던 시간이 필요없게 된다. 이에 따라 불량 셀을 스크린하는 테스트 시간이 줄어든다.

Description

반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그 스크린 방법 및 그 스크린을 위한 배치 방법{Semiconductor memory device having circuit for screening weak cell and the screen method thereof and the arrangement method to screen weak cell}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 불량 셀을 스크린하는 회로, 그 스크린 방법 및 그 스크린을 위한 배치방법에 관한 것이다.
반도체 메모리 장치의 대용량화에 따라, 메모리 셀의 밀도(density)가 높아지고 디자인 룰은 작아지고 있다. 이러한 경향은 SRAM에도 마찬가지여서, 고집적화에 따라 SRAM 셀 자체의 손상이나 SRAM 셀 내 부정합(mismatch)으로 인하여 불량 셀이 생길 가능성이 높아지고 있다. 위크 셀은 스탠바이 전류를 측정하여 셀 노드의 비정상적인 누설 전류(leakage current)를 모니터링하여 찾아낸다. 위크 셀을 초기에 걸러냄(screen)으로써 조립비용과 테스트 비용을 줄이는 방법이 요구되는 데, 일본 특허 출원 공개 번호 평7-312097(발명자: 고시오 겐지, 이하 "고시오 특허"라고 칭한다)에 제시되어 있다.
상기 고시오 특허는 미소 리크 전류 존재여부를 감지하는 SRAM과 그 테스트 방법에 관한 것으로, 도 1에 도시되어 있다. 도 1을 참조하면, 전원 라인(Vdd)과 메모리 셀(10)의 트랜지스터(16, 18) 사이에 반도체 스위치(34)가 삽입되고, 반도체 스위치(34)는 테스트 시간동안 턴오프된다. 데이터는 스위치(34)가 턴온되었을 때 기입되고, 스위치(34)가 턴오프되고 소정시간 지난 후 다시 스위치(34)가 턴온된 후, 데이터가 독출된다. 이때 기입된 데이터가 반전되어 있다면 메모리 셀은 불량우로 판정된다. 또한, 스위치가 OFF 상태인채로 데이터를 기입하고, 소정시간 지난 후 데이터를 독출하는 데, 데이터 독출이 불가능한 메모리 셀도 불량으로 판정한다.
그런데, 상기 고시오 특허는 스탠바이 전류를 측정하여 리크 전류(IL)를 모니터링하여 불량 셀을 스크린하는 방법이다. 이와는 달리, 불량 셀 또는 위크 셀을 스크린하는 방법으로, 전원 전압을 이용하여 데이터 보유력(data retention)을 테스트 방법(이하, "VDR 테스트"라고 칭한다)이 있다. VDR 테스트란 테스터기의 전원값을 변경하고, 변경된 전원값으로 전원 전압을 SRAM 내부로 공급하고, SRAM 내부의 전원 전압이 충분히 일정값으로 유지되기를 기다려서 데이터 보유력을 테스트하는 것을 말한다.
그런데, 이러한 VDR 테스트를 수행하기 되면 테스터기의 전원 변경, 그에 따른 전원의 안정화 시간, 전원 전압의 SRAM으로의 공급 시간 등으로 인해 상당히 많은 시간이 소요되는 문제점이 있다.
따라서, 상기 고시오 특허와는 달리 VDR 테스트로 테스트하더라도 테스트 시간을 줄이면서 불량 셀을 스크린할 수 있는 방안이 요구된다.
본 발명의 목적은 불량 셀을 스크린하는 회로를 갖는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 불량 셀을 스크린하는 방법을 제공하는 데 있다.
본 발명의 또다른 목적은 소정 블락 단위로 불량 셀을 스크린하기 위한 반도체 메모리 장치의 배치 방법을 제공하는 데 있다.
도 1은 일반적인 SRAM 메모리 셀을 나타내는 도면이다.
도 2는 본 발명의 제1 실시예에 따른 메모리 셀을 나타내는 도면이다.
도 3은 제1 실시예의 셀 파워 신호 발생 회로를 나타내는 도면이다.
도 4는 본 발명의 제2 실시예에 따른 메모리 셀을 나타내는 도면이다.
도 5는 제2 실시예의 셀 파워 신호 발생 회로를 나타내는 도면이다.
도 6은 본 발명의 메모리 셀을 스크린하는 타이밍 다이어그램을 나타내는 도면이다.
도 7은 도 2의 메모리 셀의 반도체 메모리 장치 내 배치를 나타내는 도면이다.
도 8 및 도 9은 셀 파워 제어 신호를 이용하여 소정 블락 단위로 메모리 셀을 스크린하는 방법을 나타내는 도면이다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치는 전원 전압,SRAM 셀 그리고 제1 및 제2 드라이버부를 포함한다. 제1 드라이버부는 전원 전압과 메모리 셀 사이에 연결되고, 셀 파워 제어 신호에 응답하여 메모리 셀로 전원 전압을 공급하는 피모스 트랜지스터로 구성된다. 제2 드라이버부는 전원 전압과 메모리 셀 사이에 연결되고, 셀 파워 다운 신호에 응답하여 메모리 셀로 전원 전압에서 소정 전압 강하된 전압을 공급하는 엔모스 트랜지스터로 구성된다. 반도체 메모리 장치는 셀 파워 제어 신호를 발생하는 셀 파워 신호 발생부를 더 포함한다.
본 발명의 일실시예에 따른 셀 파워 신호 발생부는 제1 테스트 패드, 제2 테스트 패드, 제2 테스트 패드의 입력에 응답하여 반도체 메모리 장치를 테스트하는 테스트 모드들 중 소정의 셀 파워 오프 모드를 제공하는 셀 파워 제어 회로부, 셀 파워 제어 회로부의 출력과 제2 테스트 패드의 입력에 응답하는 앤드 게이트 그리고 앤드 게이트의 출력과 제1 테스트 패드의 입력에 응답하여 셀 파워 제어 신호를 발생하는 노아 게이트를 포함한다. 셀 파워 제어 회로부는 JTAG 테스트 모드 회로로 구현된다.
본 발명의 다른 실시예에 따른 셀 파워 신호 발생부는 제1 테스트 패드의 입력에 따라 셀 파워 다운 신호를 발생하는 버퍼부, 제2 테스트 패드의 입력에 응답하여 반도체 메모리 장치를 테스트하는 테스트 모드들 중 소정의 셀 파워 오프 모드를 제공하는 셀 파워 제어 회로부, 셀 파워 제어 회로부의 출력과 제2 테스트 패드의 입력에 응답하여 셀 파워 제어 신호를 발생하는 낸드 게이트, 그리고 외부 전압 패드로 입력되는 전압을 상기 반도체 메모리 장치의 전원 전압으로 변환시키는 전압 변환부를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명은 메모리 셀들의 불량 여부를 스크린하는 방법에 있어서, 테스트 신호가 입력되는 JTAG 테스트 모드 회로를 통해 테스트 신호에 따라 셀 파워 제어 신호가 발생되는 단계와, 메모리 셀들로 데이터를 기입하는 단계와, 소정의 클럭 사이클 동안 제1 로직 레벨의 셀 파워 제어 신호에 응답하여 메모리 셀로 전원 전압의 공급을 차단하는 단계와, 소정의 클럭 사이클 동안 제2 로직 레벨의 셀 파워 제어 신호에 응답하여 메모리 셀로 전원 전압을 공급하고 메모리 셀의 데이터를 독출하는 단계와, 그리고 클럭의 매 사이클마다 제1 로직 레벨과 제2 로직 레벨의 셀 파워 제어 신호가 교대로 인가되고, 셀 파워 제어 신호가 제1 로직 레벨일 때 전원 전압을 차단한 상태에서 메모리 셀로 데이터를 기입하고 셀 파워 제어 신호가 제2 로직 레벨일 때 전원 전압을 공급한 상태에서 메모리 셀의 데이터를 독출하는 단계를 구비한다.
상기 또다른 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치의 배치 방법에 있어서, 복수개의 메모리 셀들이 행들 및 열들로 배열되는 제1 및 제2 서브 메모리 셀 어레이 블락과, 제1 및 제2 서브 메모리 셀 어레이 블락의 비트라인 방향 한쪽에 배치되는 칼럼 디코더와 비트라인 센스앰프부, 제1 및 제2 서브 메모리 셀 어레이 블락의 워드라인 방향으로 제1 및 제2 서브 셀 어레이 블락 사이에 배치되는 서브 로우 디코더, 그리고 서브 로우 디코더와 비트라인 센스앰프부 사이의 접합 부분에 배치되고 메모리 셀들로 전원 전압 공급을 제어하는 셀 파워 제어 신호에 의해 구동되는 드라이버부가 배열된다. 그리고 제1 및 제2 서브 메모리 셀 어레이 블락, 서브 로우 디코더 그리고 드라이버부를 포함하는 단위 블락이 행으로배열되는 메인 셀 블락이 행들로 다수개 배열되고, 서브 메모리 셀 어레이 블락들을 어드레싱하는 메인 로우 디코더가 더 배열된다. 전체 메인 메모리 셀 어레이 블락을 스크린하기 위해, 셀 파워 제어 신호는 상기 메인 로우 디코더를 인에이블시키는 프리 디코더로 입력되어 모든 상기 메인 메모리 셀 블락들 내 상기 메모리 셀들로 전원 전압 공급을 제어한다. 단위 블락을 스크린하기 위해, 셀 파워 제어 신호는 서브 로우 디코더로 입력되어 선택되는 서브 메모리 셀 블락들 내 메모리 셀들로 전원 전압 공급을 제어한다.
따라서, 본 발명에 의하면 셀 파워 다운 신호에 의해 전원 전압을 소정 전압 강하시켜 메모리 셀로 공급하기 때문에, 종래의 테스터기에서 일정 전압 강하된 전압을 공급하기 위해 전압 변경 후 안정화를 위해 필요로 하던 시간이 필요없게 된다. 이에 따라 불량 셀을 스크린하는 테스트 시간이 줄어든다. 그리고 반도체 메모리 장치의 웨이퍼 상태와 패키지 상태 모두 불량 셀 스크린이 가능하고, 임의의 블락 단위 스크린도 가능하다.
도 2는 본 발명의 제1 실시예에 따른 SRAM 셀을 나타내는 도면이다. 도 2를 참조하면, SRAM 셀(200)은 M1, M3 트랜지스터로 구성되는 제1 인버터 셀(210)과 M2, M4 트랜지스터로 구성되는 제2 인버터 셀(220)이 서로 교차 연결되고, 제1 인버터 셀(210)의 출력은 M5 트랜지스터를 통하여 비트라인(BL)에 연결되고 제2 인버터 셀(220)의 출력은 M6 트랜지스터를 통하여 상보 비트라인(/BL)에 연결되며, M5, M6 트랜지스터의 게이트는 워드라인(WL)에 연결된다. M1, M2 트랜지스터의 소스는 드라이버부(230)를 통해 제1 내부 전압(VDDC)과 연결된다. 드라이버부(230)는 셀파워 제어 신호(CPENB)에 응답하여 M1, M2 트랜지스터의 소스로 제1 내부 전압(VDDC)을 공급하는 피모스 트랜지스터로 구성된다.
SRAM 셀(200)은 도 1의 SRAM 셀(10)과 비교하여 스위치(34) 대신에 셀 파워 제어 신호(CPENB)에 의해 구동되는 드라이버부(230)를 사용한다는 점에서 차이가 있다. 특히, 셀 파워 제어 신호(CPENB)는 웨이퍼 테스트시와 패키지 테스트시에 각각 사용할 수 있으며, 도 3의 셀 파워 제어 신호 발생부(300)에 의해 발생된다.
도 3에서, 셀 파워 신호 발생부(300)는 제1 테스트 패드(302), 제2 테스트 패드(304), 셀 파워 제어 회로부(306), 앤드 게이트(308), 그리고 노아 게이트(310)를 포함하고, 셀 파워 제어 신호(CPENB)를 발생한다. 제1 테스트 패드(302)로는 웨이퍼 레벨 테스트를 나타내는 입력 신호가, 제2 테스트 패드(304)로는 외부에서 임의로 설정되는 제어 신호가 들어온다. 셀 파워 제어 회로부(306)는 제2 테스트 패드(304)의 입력에 응답하여 반도체 메모리 장치를 테스트하는 테스트 소스들 중 소정의 셀 파워 오프 모드를 제공하는 JTAG 테스트 모드 회로로써, 셀 파워 오프 신호(cell_pzz)를 발생한다. 앤드 게이트(308)는 셀 파워 오프 신호(cell_pzz)와 제2 테스트 패드(304)의 입력에 응답하여 그 출력을 발생하고, 노아 게이트(310)는 앤드 게이트(308)의 출력과 제1 테스트 패드(302)의 입력에 응답하여 셀 파워 제어 신호(CPENB)를 발생한다. 셀 파워 신호 발생부(300)는 제1 테스트 패드(302)가 하이레벨로 입력되거나 앤드 게이트(308)의 출력이 하이레벨로 발생되면 로우레벨의 셀 파워 제어 신호(CPENB)를 발생한다. 로우레벨의 셀 파워 제어 신호(CPENB)에 응답하는 드라이버부(230, 도 2)를 통해 SRAM 셀(200)의 M1,M2 트랜지스터로 제1 내부 전압(VDDC)이 공급된다.
따라서, 본 실시예의 SRAM 셀(200, 도 2)은 셀 파워 제어 회로부(306)를 거치지 않고 외부에서 제1 테스트 패드(302, 도 3)로 인가되는 하이레벨 펄스에 의해 SRAM 셀(200)의 M1, M2 트랜지스터로 제1 내부 전압(VDDC)을 바로 공급한다. 이는 웨이퍼 상태의 테스트시 SRAM 셀(200)로의 전원 전압 공급을 의미한다. 그리고, SRAM이 패키지 상태일 때는 제2 테스트 패드(304)의 입력을 수신하는 셀 파워 제어 회로부(306)의 셀 파워 오프 신호(cell_pzz)에 의해 SRAM 셀(200)의 M1, M2 트랜지스터로 제1 내부 전압(VDDC)을 바로 공급한다.
도 4는 본 발명의 제2 실시예에 따른 SRAM 셀을 나타내는 도면이다. 도 4에서, SRAM 셀(400)은 도 2의 SRAM 셀(200)과 비교하여 제1 내부 전압(VDDC)과 M1, M2 트랜지스터 사이에 제1 및 제2 드라이버부(430, 440)를 포함한다는 점에서 차이가 있다. 제1 드라이버부(530)는 셀 파워 제어 신호(CPENB)에 응답하여 M1, M2 트랜지스터의 소스로 제1 내부 전압(VDDC)을 공급하는 피모스 트랜지스터로 구성되고, 제2 드라이버부(440)는 셀 파워 다운 신호(CPDOWN)에 응답하여 M1, M2 트랜지스터의 소스로 제1 내부 전압(VDDC)에서 문턱 전압(Vt) 만큼 강하된 전압을 공급하는 엔모스 트랜지스터로 구성된다. 셀 파워 제어 신호(CPENB)와 셀 파워 다운 신호(CPDOWN)는 도 5의 셀 파워 신호 발생부(500)에 의해 발생된다.
도 5는 셀 파워 신호 발생부(500)를 나타내는 도면이다. 도 5에서, 셀 파워 신호 발생부(500)는 제1 테스트 패드(502)와 연결되는 버퍼부(510), 제2 테스트 패드(504)와 연결되는 셀 파워 제어 회로부(522)와 내부 전압 트리밍 회로부(524)를포함하는 JTAG 테스트 모드 회로(520), 셀 파워 제어 회로부(522)의 출력(cell_pzz)과 제2 테스트 패드(504)의 입력에 응답하는 낸드 게이트(526), 그리고, 제1 및 제2 외부 전압 패드(506, 508)와 연결되고 내부 전압 트리밍 회로부(524)의 출력에 제어되어 제1 및 제2 외부 전압을 제1 및 제2 내부 전압(VDDC, VDD)으로 변환하는 제1 및 제2 내부 전압 변환부(530, 540)를 포함한다. 버퍼부(510)의 출력은 셀 파워 다운 신호(CPDOWN)가 되고 낸드 게이트(526)의 출력은 셀 파워 제어 신호(CPENB)가 된다. 셀 파워 다운 신호(CPDOWN)는 제1 테스트 패드(502)로 입력되는 신호 레벨에 따라 발생된다. 셀 파워 제어 신호(CPENB)는 하이레벨의 제2 테스트 패드(504) 입력과 하이레벨의 셀 파워 제어 회로부(508)의 출력(cell_pzz)에 의해 로우레벨로 발생된다. 하이레벨의 셀 파워 다운 신호(CPDOWN)는 도 4의 제2 드라이버부(440) 엔모스 트랜지스터를 턴온시켜 SRAM 셀 M1, M2 트랜지스터로 제1 내부 전압(VDDC)에서 문턱 전압(Vt) 만큼 강하된 전압을 공급한다. 로우레벨의 셀 파워 제어 신호(CPENB)는 도 4의 제1 드라이버부(430)인 피모스 트랜지스터를 턴온시켜 SRAM 셀(400)의 M1, M2 트랜지스터로 제1 내부 전압(VDDC)을 공급한다.
따라서, 본 발명의 제2 실시예의 SRAM 셀(400)은 JTAG 테스트 모드 회로(520)를 거치지 않고 외부에서 제1 테스트 패드(502)에 인가되는 하이레벨 펄스에 따라 발생되는 셀 파워 다운 신호(CPDOWN)에 의해서 SRAM 셀 M1, M2 트랜지스터로 제1 내부 전압(VDDC)에서 문턱 전압(Vt) 만큼 강하된 전압을 공급한다. 이는 종래의 테스터기에서 메모리 셀로 일정 전압 강하된 전압을 공급하기 위해 전압값변경후 안정화를 위해 소정 시간 소요되던 시간이 필요없다는 것을 의미한다. 따라서, 불량 셀을 스크린하는 데 걸리는 시간을 줄일 수 있다.
도 6은 본 발명의 SRAM 셀을 스크린하는 타이밍 다이어그램을 나타내는 도면이다. 도 5의 JTAG 테스트 모드 회로(520)의 클럭 신호(XTCK)가 주기적으로 입력되고 제2 테스트 패드로 소정의 테스트 신호가 입력된다. 제2 테스트 패드에는 C2 클럭에서 C7 클럭까지 하이레벨의 테스트 신호가 인가되고, C8 클럭에서 C15 클럭까지 로우레벨의 테스트 신호가 인가되고, C16 클럭에서 C24 클럭까지 2 클럭 사이클 마다 하이레벨의 테스트 신호가 인가된다. 셀 파워 제어 회로부(522)의 출력(cell_pzz)은 제2 테스트 패드로 테스트 신호가 인가되는 C2 클럭 내지 C24 클럭 동안 하이레벨로 활성화된다. 셀 파워 제어 신호(CPENB)는 제2 테스트 패드의 테스트 신호에 따라 발생된다. 셀 파워 제어 신호(CPENB)가 하이레벨인 구간은 SRAM 셀로 제1 내부 전압(VDDC)이 공급되지 않는 구간이다.
C2 클럭 이전에, 로우레벨의 셀 파워 제어 신호(CPENB)에 의해 SRAM 셀로 제1 내부 전압(VDDC)이 공급되고 모든 SRAM 셀로의 기입 동작(All cell write)이 수행된다. C2 클럭에서 C7 클럭까지의 셀 파워 제어 신호(CPENB)가 하이레벨인 구간은 SRAM 셀로 제1 내부 전압(VDDC)이 공급되지 않기 때문에 위크 셀을 스크린할 수 있는 시간적인 한계가 되는 구간으로 한다. 이 후, C8 클럭에서 C15 클럭까지 셀 파워 제어 신호(CPENB)가 로우레벨인 구간 동안 모든 SRAM 셀의 독출동작(All cell read)이 이루어진다.
C16 클럭 이후에는 각 SRAM 셀 마다의 기입/독출 동작이 이루어지는 데,C16, C18, C20, C22, C24 클럭에서 셀 파워 제어 신호(CPENB)가 하이레벨인 구간 동안 하나의 SRAM 셀로의 기입동작(1 cell write)이 각각 이루어진다. 이 때, SRAM 셀로 제1 내부 전압(VDDC)이 공급되지 않은 상태에서 SRAM 셀로의 기입동작이 강제된다. 이 후, C17, C19, C21, C23 클럭에서 셀 파워 제어 신호(CPENB)가 로우레벨인 구간 동안 SRAM 셀 하나의 독출동작(1 cell read)이 각각 이루어진다. 여기에서, 독출된 데이터와 기입 데이터를 비교하여 서로 다르면 불량 셀로 판별된다.
도 7은 도 2의 SRAM 셀의 반도체 메모리 장치 내 배치를 나타내는 도면이다. 도 7에서, 반도체 메모리 장치에는 제1 내지 제4 서브 메모리 셀 어레이 블락들(SCB0, SCB1, SCB2, SCB3), 서브 로우 디코더들(SRD), 칼럼 디코더들(YPATH), 기입 드라이버들(WDRV), 비트라인 센스 앰프부들(BSA), 드라이버부들(710, 720, 730, 740), 전원 전압 패드(750), 그리고 전원 전압 라인(760)이 배치된다. 제1 내지 제4 서브 메모리 셀 어레이 블락들(SCB0, SCB1, SCB2, SCB3)에는 도 2의 SRAM 셀(200)의 M1 내지 M6 트랜지스터들이 행들 및 열들로 배열된다. 칼럼 디코더들(YPATH), 기입 드라이버들(WDRV) 그리고 비트라인 센스 앰프부들(BSA)은 제1 내지 제4 서브 메모리 셀 어레이 블락(SCB0, SCB1, SCB2, SCB3)의 비트라인 방향의 하단부에 배치된다. 서브 로우 디코더(SRD)는 제1 및 제2 서브 메모리 셀 어레이 블락(SCB0, SCB1), 그리고 제3 및 제4 서브 셀 블락(SCB2, SCB3) 사이에 배치된다. 제1 및 제2 서브 메모리 셀 어레이 블락들(SCB0, SCB1), 서브 로우 디코더들(SRD), 칼럼 디코더들(YPATH), 기입 드라이버들(WDRV), 비트라인 센스 앰프부들(BSA) 그리고 드라이버부들(710, 720)은 하나의 단위 블락(700)을이룬다. 전원 전압 패드(750)는 전원 전압 라인(760)을 통하여 드라이버부(710, 720, 730, 740)와 연결된다. 드라이버부(720, 740)에는 도 2의 SRAM 셀(200) 내 피모스 트랜지스터(202)가 배치되는 데, 서브 로우 디코더(SRD)와 비트라인 센스 앰프부(BSA) 사이의 접합(conjunction) 부분에 배치되어 제1 내지 제4 서브 메모리 셀 어레이 블락(SCB0, SCB1, SCB2, SCB3)의 하단부에 배열되는 메모리 셀들로 제1 내부 전압(VDDC)을 공급한다. 그리고, 드라이버부(710, 730)는 서브 로우 디코더(SRD)의 상단부에 배치되어 제1 내지 제4 서브 메모리 셀 어레이 블락(SCB0, SCB1, SCB2, SCB3)의 상단부에 배열되는 메모리 셀들로 제1 내부 전압(VDDC)을 공급하며, 도 2의 SRAM 셀(200) 내 피모스 트랜지스터(202)가 배치된다.
도 8 및 도 9는 셀 파워 제어 신호(CPENB)를 메모리 셀 블락의 디코딩 신호로 사용하여 소정의 블락 단위로 메모리 셀을 스크린하는 방법들을 나타내는 도면이다. 도 8 및 도 9에는 도 7의 단위 블락(700)이 행으로 다수개 배열되는 제1 내지 제4 메인 메모리 셀 어레이 블락들(MCB0, MCB1, MCB2, MCB3)이 배치되고, 제1 내지 제4 메인 메모리 셀 어레이 블락들(MCB0, MCB1, MCB2, MCB3) 각각은 내부의 서브 메모리 셀 어레이 블락들(SCB0, SCB1,…)을 디코딩하는 메인 로우 디코더(MRD)와 연결된다.
도 8은 전체 블락을 스크린하는 방법을 나타낸다. 셀 파워 제어 신호(CPENB)가 프리 디코더(810)로 입력되고, 프리 디코더(810)의 출력은 메인 로우 디코더(MRD)로 제공된다. 셀 파워 제어 신호(CPENB)가 인에이블되면 메인 로우 디코더(MRD)가 활성화되고 제1 내지 제4 메인 메모리 셀 어레이 블락들(MCB0, MCB1,MCB2, MCB3)로 제1 내부 전압(VDDC)이 인가된다. 이에 반하여, 도 9는 셀 파워 제어 신호(CPENB)가 각각의 블락 디코더(BDC)로 제공된다. 셀 파워 제어 신호(CPENB)가 활성화되면 각 서브 셀 블락(SCB0, SCB1, …)로 제1 내부 전압(VDDC)이 인가되는 데, 메인 로우 디코더(MRD)에 의해 선택된 서브 메모리 셀 어레이 블락(SCB0, SCB1, …)으로만 제1 내부 전압(VDDC)이 인가된다. 따라서, 셀 파워 제어 신호(CPENB)가 디코딩되는 방법에 따라 메모리 셀 블락 전체로 또는 단위 블락으로 불량 셀 스크린이 가능해진다.
이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 본 발명의 실시예들이 SRAM 셀로의 전원 전압 공급 제어에 대하여 기술하고 있지만, SRAM 셀 이외의 메모리 셀들에도 적용될 수 있음은 물론이다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 본 발명에 의하면, 셀 파워 다운 신호에 의해 전원 전압을 소정 전압 강하시켜 메모리 셀로 공급하기 때문에, 종래의 테스터기에서 일정 전압 강하된 전압을 공급하기 위해 전압 변경 후 안정화를 위해 필요로 하던 시간이 필요없게 된다. 이에 따라 불량 셀을 스크린하는 테스트 시간이 줄어든다. 그리고 테스트 패드로 입력되는 신호에 따라 불량 셀을 스크린하는 데에 웨이퍼 상태와 패키지 상태 모두 가능하다. 또한, 전체 메모리 셀 어레이 블락에 대해서 또는 단위 메모리 셀어레이 블락에 대해서 불량 셀 스크린이 가능하기 때문에, 임의의 블락 단위 스크린이 가능하다.

Claims (15)

  1. 전원 전압;
    메모리 셀;
    상기 전원 전압과 상기 메모리 셀 사이에, 셀 파워 제어 신호에 응답하여 상기 메모리 셀로 상기 전원 전압을 공급하는 제1 드라이버부; 및
    상기 전원 전압과 상기 메모리 셀 사이에, 셀 파워 다운 신호에 응답하여 상기 메모리 셀로 상기 전원 전압에서 소정 전압 강하된 전압을 공급하는 제2 드라이버부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 드라이버부는
    상기 셀 파워 제어 신호에 응답하는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제2 드라이버부는
    상기 셀 파워 다운 신호에 응답하는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 메모리 셀은
    SRAM 셀인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 셀 파워 제어 신호를 발생하는 셀 파워 신호 발생부를 더 구비하고,
    상기 셀 파워 신호 발생부는
    제1 테스트 패드;
    제2 테스트 패드;
    상기 제2 테스트 패드의 입력에 응답하여 상기 반도체 메모리 장치를 테스트하는 테스트 모드들 중 소정의 셀 파워 오프 모드를 제공하는 셀 파워 제어 회로부;
    상기 셀 파워 제어 회로부의 출력과 상기 제2 테스트 패드의 입력에 응답하는 앤드 게이트; 및
    상기 앤드 게이트의 출력과 상기 제1 테스트 패드의 입력에 응답하여 상기 셀 파워 제어 신호를 발생하는 노아 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 셀 파워 제어 회로부는
    JTAG 테스트 모드 회로로 구현되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 셀 파워 제어 신호와 상기 셀 파워 다운 신호를 발생하는 셀 파워 신호발생부를 더 구비하고,
    상기 셀 파워 신호 발생부는
    제1 테스트 패드;
    상기 제1 테스트 패드의 입력에 따라 상기 셀 파워 다운 신호를 발생하는 버퍼부;
    제2 테스트 패드;
    상기 제2 테스트 패드의 입력에 응답하여 상기 반도체 메모리 장치를 테스트하는 테스트 모드들 중 소정의 셀 파워 오프 모드를 제공하는 셀 파워 제어 회로부; 및
    상기 셀 파워 제어 회로부의 출력과 상기 제2 테스트 패드의 입력에 응답하여 상기 셀 파워 제어 신호를 발생하는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 셀 파워 신호 발생부는
    외부 전압 패드;
    상기 외부 전압 패드로 입력되는 전압을 상기 반도체 메모리 장치의 전원 전압으로 변환시키는 전압 변환부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 셀 파워 제어 회로부는
    JTAG 테스트 모드 회로로 구현되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 클럭 및 테스트 신호에 의해 발생되는 셀 파워 제어 신호에 응답하여 메모리 셀들의 불량 여부를 스크린하는 방법에 있어서,
    상기 메모리 셀들로 데이터를 기입하는 단계;
    소정의 상기 클럭 사이클 동안, 제1 로직 레벨의 상기 셀 파워 제어 신호에 응답하여 상기 메모리 셀로 상기 전원 전압의 공급을 차단하는 단계;
    소정의 상기 클럭 사이클 동안, 제2 로직 레벨의 상기 셀 파워 제어 신호에 응답하여 상기 메모리 셀로 상기 전원 전압을 공급하고 상기 메모리 셀의 데이터를 독출하는 단계; 및
    상기 클럭의 매 사이클마다, 상기 제1 로직 레벨과 상기 제2 로직 레벨의 상기 셀 파워 제어 신호가 교대로 인가되고, 상기 셀 파워 제어 신호가 상기 제1 로직 레벨일 때 상기 전원 전압을 차단한 상태에서 상기 메모리 셀로 데이터를 기입하고 상기 셀 파워 제어 신호가 상기 제2 로직 레벨일 때 상기 전원 전압을 공급한 상태에서 상기 메모리 셀의 데이터를 독출하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 불량 셀 스크린 방법.
  11. 제10항에 있어서, 상기 불량 셀 스크린 방법은
    상기 테스트 신호가 입력되는 JTAG 테스트 모드 회로를 통해 상기 테스트 신호에 따라 상기 셀 파워 제어 신호가 발생되는 단계를 더 구비하는 것을 특징으로하는 반도체 메모리 장치의 불량 셀 스크린 방법.
  12. 복수개의 메모리 셀들이 행들 및 열들로 배열되는 제1 및 제2 서브 메모리 셀 어레이 블락;
    상기 제1 및 제2 서브 메모리 셀 어레이 블락의 비트라인 방향 한쪽에 배치되는 칼럼 디코더와 비트라인 센스앰프부;
    상기 제1 및 제2 서브 메모리 셀 어레이 블락의 워드라인 방향으로 상기 제1 및 제2 서브 셀 어레이 블락 사이에 배치되는 서브 로우 디코더; 및
    상기 서브 로우 디코더와 상기 비트라인 센스앰프부 사이의 접합 부분에 배치되고 상기 메모리 셀들로 전원 전압 공급을 제어하는 셀 파워 제어 신호에 의해 구동되는 드라이버부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  13. 제12항에 있어서, 상기 반도체 메모리 장치의 배치 방법은
    상기 제1 및 제2 서브 메모리 셀 어레이 블락, 상기 서브 로우 디코더 그리고 상기 드라이버부를 포함하는 단위 블락이 행으로 배열되는 메인 셀 블락이 행들로 다수개 배열되고,
    상기 서브 메모리 셀 어레이 블락들을 어드레싱하는 메인 로우 디코더를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  14. 제13항에 있어서,
    상기 셀 파워 제어 신호는 상기 메인 로우 디코더를 인에이블시키는 프리 디코더로 입력되어 모든 상기 메인 메모리 셀 블락들 내 상기 메모리 셀들로 전원 전압 공급을 제어하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  15. 제13항에 있어서,
    상기 셀 파워 제어 신호는 상기 서브 로우 디코더로 입력되어 선택되는 상기 서브 메모리 셀 블락들 내 상기 메모리 셀들로 전원 전압 공급을 제어하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8160864B1 (en) 2000-10-26 2012-04-17 Cypress Semiconductor Corporation In-circuit emulator and pod synchronized boot
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7599339B2 (en) 2003-11-12 2009-10-06 Interdigital Technology Corporation Method and system for transferring wireless transmit/receive unit-specific information
KR100532964B1 (ko) * 2004-03-11 2005-12-01 주식회사 하이닉스반도체 메모리 셀 트랜지스터의 하자 측정 방법
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7979048B2 (en) * 2005-09-15 2011-07-12 Silicon Laboratories Inc. Quasi non-volatile memory for use in a receiver
JP2007157287A (ja) * 2005-12-07 2007-06-21 Matsushita Electric Ind Co Ltd 半導体記憶装置
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
FR2895556A1 (fr) * 2005-12-26 2007-06-29 St Microelectronics Sa Dispositif de stockage d'informations a memoires sram et procede de mise en oeuvre
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
JP4932341B2 (ja) * 2006-06-23 2012-05-16 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の動作方法
US7751229B2 (en) * 2006-12-28 2010-07-06 Stmicroelectronics S.A. SRAM memory device with improved write operation and method thereof
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8092083B2 (en) * 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US8111577B2 (en) 2007-04-17 2012-02-07 Cypress Semiconductor Corporation System comprising a state-monitoring memory element
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
DE102008027392B4 (de) 2008-06-09 2019-03-21 Atmel Corp. Schaltung und Verfahren zum Betrieb einer Schaltung
CN102142275A (zh) * 2011-01-12 2011-08-03 浪潮(北京)电子信息产业有限公司 一种静态随机存储器及其实现方法
JP6225541B2 (ja) * 2013-07-29 2017-11-08 富士通株式会社 半導体装置
CN105301522B (zh) * 2015-11-23 2018-07-24 厦门科华恒盛股份有限公司 一种三相市电掉电的检测方法
KR20180127776A (ko) * 2017-05-22 2018-11-30 에스케이하이닉스 주식회사 전원 게이팅 회로를 포함하는 반도체 장치 및 이의 리페어 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62289994A (ja) * 1986-06-06 1987-12-16 Nec Corp 半導体メモリ装置
JPH01166399A (ja) * 1987-12-23 1989-06-30 Toshiba Corp スタティック型ランダムアクセスメモリ
JPH0278095A (ja) * 1988-09-14 1990-03-19 Hitachi Ltd 半導体集積回路
KR0136074B1 (ko) * 1992-09-11 1998-06-01 세키자와 스토무 개량된 소프트 에러 저항을 갖는 mos형 sram, 고전위 전원 전압 강하 검출 회로, 상보 신호 천이 검출 회로 및 개량된 내부신호 시간 마진을 갖는 반도체 장치
US5568435A (en) * 1995-04-12 1996-10-22 Micron Technology, Inc. Circuit for SRAM test mode isolated bitline modulation
US5604705A (en) * 1995-08-22 1997-02-18 Lucent Technologies Inc. Static random access memory sense amplifier
US5936892A (en) * 1996-09-30 1999-08-10 Advanced Micro Devices, Inc. Memory cell DC characterization apparatus and method
JPH10144096A (ja) * 1996-11-14 1998-05-29 Mitsubishi Electric Corp スタティック型半導体記憶装置およびそのテスト方法
KR100240883B1 (ko) * 1997-02-06 2000-01-15 윤종용 Cmos sram 장치
US6115312A (en) * 1997-10-16 2000-09-05 Altera Corporation Programmable logic device memory cell circuit
JPH11260054A (ja) * 1998-01-08 1999-09-24 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
KR100313494B1 (ko) * 1998-05-07 2001-12-20 김영환 저전력정적램(sram)
JP2000357400A (ja) * 1999-06-14 2000-12-26 Nec Corp 半導体記憶装置のスタンバイシステム及び方法
JP3420120B2 (ja) * 1999-06-29 2003-06-23 日本電気株式会社 同期型半導体メモリシステム
US6414890B2 (en) * 1999-12-27 2002-07-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of reliably performing burn-in test at wafer level
KR20020019174A (ko) * 2000-09-05 2002-03-12 윤종용 래치 구조를 갖는 반도체 메모리 장치 내의 결함 셀스크린 회로
JP4208170B2 (ja) * 2000-12-07 2009-01-14 パナソニック株式会社 半導体装置
US6683805B2 (en) * 2002-02-05 2004-01-27 Ibm Corporation Suppression of leakage currents in VLSI logic and memory circuits
US6724648B2 (en) * 2002-04-05 2004-04-20 Intel Corporation SRAM array with dynamic voltage for reducing active leakage power

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Publication number Publication date
JP4364552B2 (ja) 2009-11-18
US20040008550A1 (en) 2004-01-15
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US6901014B2 (en) 2005-05-31
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