KR20020019174A - 래치 구조를 갖는 반도체 메모리 장치 내의 결함 셀스크린 회로 - Google Patents

래치 구조를 갖는 반도체 메모리 장치 내의 결함 셀스크린 회로 Download PDF

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Abstract

여기에 개시되는 본 발명은 래치 셀 구조를 가지는 반도체 메모리 장치에 관한 것으로, 특히 래치 셀 구조를 갖는 반도체 메모리 장치에서 셀 전원을 분리한 구조에 의해 결함 셀을 스크린 할 수 있는 회로에 관한 것이다. 이를 위하여 본 발명은 래치 형태의 셀을 사용하는 반도체 메모리 디바이스, 예컨대 에스램에서 셀 내의 전원을 2개 이상으로 분리한 후 2개 이상의 서로 다른 레벨의 상반된 전원을 상기 셀에 공급할 수 있도록 회로를 구현하는 것이다. 바람직하게는, 본 발명은 제품 출하시에는 특성상 변화가 없도록 하기 위하여 동일 레벨의 전원을 상기 제1전원과 제2전원에 인가하고, 웨이퍼 테스트 시에만 위크 셀 또는 결함 셀을 검출하기 위하여 서로 다른 레벨의 전압을 인가하게 하여 신뢰성에 영향을 미칠 수 있는 경미한 결함의 스크린이 가능해져 신뢰성 테스트시 발생하는 불량을 사전에 스크린 할 수 있고, 또한 이것을 구제할 수 있는 조치가 가능해져 디바이스의 신뢰성 및 생산성 향상에 이바지하며; 분리 셀 전원을 운용함으로써 패키지 레벨에서의 신뢰성뿐만 아니라 웨이퍼 레벨에서 셀 결함을 사전에 검출할 수 있어 수율 향상을 도모하고 번-인 시간 단축을 통한 생산성 향상을 추구하며, 궁극적으로 패키지 레벨에서의 번-인 공정을 스킵 할 수 있는 가능성을 실현할 수 있도록 한다.

Description

래치 구조를 갖는 반도체 메모리 장치 내의 결함 셀 스크린 회로{SCREEN CIRCUIT FOR DEFECTIVE CELL IN SEMICONDUCTOR MEMORY DEVICE HAVING LATCH CELL}
본 발명은 래치 셀 구조를 가지는 반도체 메모리 장치에 관한 것으로, 특히 래치 셀 구조를 갖는 반도체 메모리 장치에서 셀 전원을 분리한 구조에 의해 결함 셀을 스크린 할 수 있는 회로에 관한 것이다.
통상의 반도체 메모리 장치는 제조 공정상의 결함(Defect)을 스크린(Screen)하기 위하여 고전압(High Vcc), 고온에서 셀(Cell)에 스트레스(Stress)를 인가하는 번-인(Burn0In) 공정을 적용하고 있다. 그러나, 최근 패키지 레벨(Package Level)에서의 수율이나 신뢰성 개선을 목적으로 웨이퍼 레벨(Wafer Level)에서의 스크린 방법을 강구하고 있으며, 그 중요성이 점차로 증대되고 있다.
종래 위크(Weak) 셀 검출 방법으로 리키지(Leakage)를 이용한 롱 사이클 테스트(Long Cycle Test) 방법 등이 있으나 불량 포인트가 작거나 저항 성분이 커서 스크린 할 수 없는 결함 셀이 많은 단점이 있었다.
따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 래치 구조의 셀을 사용하는 반도체 메모리 디바이스, 예컨대 에스램(SRAM)에서의 셀 내부 전원(POWER) 분리를 통해 신뢰성에 영향을 미칠 수 있는 경미한 결함을 스크린 할 수 있는 래치 구조를 갖는 반도체 메모리 장치 내의 결함 셀 스크린 회로를 제공함에 있다.
본 발명의 다른 목적은 패키지 레벨에서의 신뢰성뿐만 아니라 웨이퍼 레벨에서 셀 결함이 사전에 스크린 되도록 하여 수율 향상을 도모하고 번-인 시간 단축을통한 생산성 향상을 추구하며, 패키지 레벨에서의 번-인 공정을 스킵(Skip) 할 수 있는 가능성을 실현하는 래치 구조를 갖는 반도체 메모리 장치 내의 결함 셀 스크린 회로를 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 래치 구조를 갖는 반도체 메모리 디바이스 내의 결함 셀 스크린 회로는: 워드라인; 비트라인쌍; 제1전원과, 상기 제1전원과 다른 레벨의 제2전원을 분리 공급하는 전원부; 상기 워드라인에 신호가 인가됨에 따라 턴온 되는 제1 및 제2 패스 트랜지스터; 상기 제1 및 제2 패스 트랜지스터의 일측단과 각각 연결되고, 상기 제1 또는 제2 패스 트랜지스터의 동작에 따라 상기 비트라인쌍의 상반 정보가 인가되는 제1 및 제2 풀 다운 트랜지스터; 및 상기 제1 또는 제2 패스 트랜지스터와 상기 제1 또는 제2 풀 다운 트랜지스터가 접속된 부분에 일측단이 접속되고, 타측단은 제1전원 또는 제2전원 라인과 각각 연결되는 제1 및 제2 부하저항;을 구비함을 특징으로 한다.
그리고, 본 발명의 실시예에 따른 상기 전원부는 웨이퍼 테스트 시에만 서로 다른 레벨의 두 전원을 분리하여 공급하며, 또한 상기 제1전원을 공급하는 제1전원부 및 상기 제2전원을 공급하는 제2전원부가 구분되어, 상기 제1전원부가 어느 하나의 부하저항에 연결되면 상기 제2전원부는 나머지 부하저항에 각기 연결됨을 특징으로 하며, 다른 예로서 상기 전원부는 외부 테스트 장치를 통해 연결된 외부 전원 제어부의 전원 제어에 의해 서로 다른 레벨의 전원을 공급함을 특징으로 한다.
다른 실시예로서, 본 발명에 따른 래치 구조를 갖는 반도체 메모리 디바이스 내의 결함 셀 스크린 회로는: 워드라인; 비트라인쌍; 전원을 공급하는 전원부; 상기 전원부로부터 공급되는 전원을 서로 상반된 레벨이 되도록 변환시켜 레벨이 상반된 제1전원 및 제2전원을 각각의 라인에 출력하는 전원 레벨 변환 회로; 상기 워드라인에 신호가 인가됨에 따라 턴온 되는 제1 및 제2 패스 트랜지스터; 상기 제1 및 제2 패스 트랜지스터의 일측단과 각각 연결되고, 상기 제1 또는 제2 패스 트랜지스터의 동작에 따라 상기 비트라인쌍의 상반 정보가 인가되는 제1 및 제2 풀 다운 트랜지스터; 및 상기 제1 또는 제2 패스 트랜지스터와 상기 제1 또는 제2 풀 다운 트랜지스터가 접속된 부분에 일측단이 접속되고, 타측단은 제1전원 라인 또는 제2전원 라인과 각각 연결되는 제1 및 제2 부하저항;을 구비함을 특징으로 한다.
한편, 상기 전원 레벨 변환 회로는 상기 제1 부하저항 또는 제2 부하저항과 연결된 두 라인 중 어느 한 라인에만 구성되어 상기 전원부로부터 공급되는 전원 레벨을 변환시키는 인버터를 사용한 회로로 구성되거나, 상기 제1 부하저항과 연결된 라인에 구성되는 제1 전원 레벨 변환회로와 상기 제2 부하저항과 연결된 라인에 구성되는 제2 전원 레벨 변환회로를 구비하여, 두 전원 레벨 변환 회로를 통해 서로 상반된 레벨의 전원을 각 부하저항의 패드에 공급함을 특징으로 한다.
도 1은 비교예에 따른 래치 구조를 갖는 셀의 등가회로도
도 2는 본 발명의 제1실시예에 따른 래치 구조를 갖는 셀의 등가회로도
도 3은 비교예에 따른 래치 구조를 갖는 셀의 불량 등가회로도
도 4는 본 발명의 제1실시예에 따른 래치 구조를 갖는 셀의 불량 등가회로도
도 5는 비교예에 따른 셀에서의 불량 시뮬레이션 결과를 나타낸 도면
도 6은 본 발명의 제1실시예에 따른 셀에서의 불량 시뮬레이션 결과를 나타낸 도면
도 7은 본 발명의 제2실시예에 따른 래치 구조를 갖는 셀의 등가회로도
도 8은 본 발명의 제3실시예에 따른 외부 웨이퍼 테스트 장치를 통해 연결된 래치 구조를 갖는 셀의 등가회로도
이하 본 발명의 바람직한 실시예를 비교예를 통해 상세히 설명한다. 본 발명의 바람직한 실시예와 비교예는 첨부한 도면을 참조하여 설명된다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 회로 구조와 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
하기의 도면들 및 도면을 통한 설명에서 비교예에 따른 셀의 등가회로도(도 1 및 도 3)는 공통 셀 전원(Common Cell Power)을 사용하는 종래 회로를 나타내고, 본 발명에 따른 셀의 등가회로도(도 2, 도 4, 도 7 및 도 8)는 테스트를 위한 전원을 분리 운용하는 분리 셀 전원(Separation Cell Power)을 사용하는 회로를 도시한 것이다.
에스램(SRAM) 셀에서와 같이 래치 형태의 셀을 기본 셀로 사용하는 경우에는 셀 내 전원은 트랜지스터의 리키지 전류(Leakage Current)를 보상하는 역할을 담당한다. 예를 들어, 도 1의 회로에서 전원(Vcc)이 인가되지 않아도 데이터 입출력 동작은 수행할 수 있으나, 래치 셀을 사용하는 가장 큰 장점인 데이터 보유력(Data Retention) 기능이 크게 취약해 진다. 따라서, 이 래치 셀을 사용하는 장점인 데이터 보유력 특성을 살리기 위해 셀 전원은 필수적이라 할 수 있다.
본 발명은 래치(Latch) 형태의 셀을 사용하는 반도체 메모리 디바이스, 예컨대 에스램(SRAM)에서 셀 내의 전원을 2개 이상으로 분리한 후 2개 이상의 서로 다른 레벨의 상반된 전원을 상기 셀에 공급할 수 있도록 회로를 구현하는 것이다. 이 경우에는 하기에서 상세히 설명하겠지만 매우 경미한 불량(결함 셀)까지도 검출할수 있게 된다. 이러한 회로구조는 래치 형태의 셀을 사용하여 데이터를 유지하는 디바이스에서 적용이 가능하며, 그 활용도는 매우 크다 하겠다. 이는 셀에 경미한 불량이 있는 경우에, 신뢰성 테스트에 의해 불량이 더욱 심화되어 실패(Fail)가 일어나는 것을 사전에 스크린 할 수 있는 회로를 구현하는 것이며, 더욱이 웨이퍼 테스트시에 경미한 결함 셀을 검출할 경우 리페어(Repair)가 가능하게 되어 수율 향상에도 기여할 수가 있다. 또한, 패키지 이후 초기 신뢰성 불량을 제거하기 위한 테스트인 번-인(Burn-In) 시간을 단축시키거나 스킵(Skip)으로의 유도 가능성도 생기게 된다. 이러한 장점은 모두 분리 셀 전원을 사용함에 의해서만 유도할 수 있는 것이다. 이하 도면을 통해 상술한 바와 같이 "공통 셀 전원"을 사용하는 비교예에 따른 회로와, "분리 셀 전원"을 사용하는 본 발명에 따른 회로를 상세히 설명한다.
도 1은 비교예에 따른 래치 구조를 갖는 셀의 등가회로도로서, 공통 셀 전원을 사용하는 통상적인 에스램에서의 셀의 등가회로를 도시한 것이다. 비교예에 따른 셀의 등가회로를 설명하면;
워드라인(Word Line: 이하, "WL"이라 칭함)과, 비트라인쌍(Bit Line Pair: BL/BLB), 상기 워드라인과 각각 게이트에 연결되는 제1 패스 트랜지스터(Q1)와 제2 패스 트랜지스터(Q2), 상기 제1 패스 트랜지스터의 활성영역 일측은 비트라인(BL)에 연결되고, 타측은 제1 풀 다운 트랜지스터(Q3)에 연결되며, 상기 제2 패스 트랜지스터(Q2)의 활성영역 일측은 비트라인바(BLB)에 연결되고, 타측은 제2 풀 다운 트랜지스터(Q4)에 연결된다. 상기 제1 패스 트랜지스터(Q1)와 제1 풀 다운 트랜지스터(Q3)는 공통노드 "N1"을 공유하며, 상기 제2 패스 트랜지스터(Q2)와 제2 풀 다운 트랜지스터(Q4)는 공통노드 "N2"를 공유한다. 상기 공통노드 "N1"에는 부하저항 R1과 제2 풀 다운 트랜지스터(Q4)의 게이트가 연결된다. 이와 대응되도록 상기 공통노드 "N2"에는 부하저항 R2와 제1 풀 다운 트랜지스터(Q3)의 게이트가 연결된다. 상기 부하저항 R1과 R2는 공통 셀 전원(Common Cell Power)인 Vcc에 연결되며, 상기 제1 및 제2 풀 다운 트랜지스터 Q3 및 Q4의 타측은 접지된다. 이러한 구성을 갖는 비교예에 따른 에스램은 워드라인(WL)이 "하이"일 경우에는 동작되고, 상기 워드라인이 "하이"이고 비트라인(BL)이 "하이"를 나타내면 공통노드 "N1"은 Q1이 동작되어 상기 BL의 신호인 "하이"를 갖게 되고, 상기 공통노드 "N2"는 이와 반대로 BLB의 신호가 Q2를 통해 나타나므로 "로우" 신호를 갖게 된다.
도 2는 본 발명의 제1실시예에 따른 래치 구조를 갖는 셀의 등가회로도로서, 분리 셀 전원을 사용하는 셀의 등가회로에 있어서, 서로 다른 레벨의 전원을 인가함에 있어 서로 다른 패드를 사용하는 셀의 등가회로의 일 예를 나타낸 것이다.
서로 다른 패드를 사용하여 서로 다른 레벨의 전원을 인가하는 회로 구성을 설명하면;
워드라인(WL)과, 비트라인쌍(Bit Line Pair: BL/BLB), 상기 워드라인과 각각 게이트에 연결되는 제1 패스 트랜지스터(Q1)와 제2 패스 트랜지스터(Q2), 상기 제1 패스 트랜지스터의 활성영역 일측은 비트라인(BL)에 연결되고, 타측은 제1 풀 다운 트랜지스터(Q3)에 연결되며, 상기 제2 패스 트랜지스터(Q2)의 활성영역 일측은 비트라인바(BLB)에 연결되고, 타측은 제2 풀 다운 트랜지스터(Q4)에 연결된다. 상기 제1 패스 트랜지스터(Q1)와 제1 풀 다운 트랜지스터(Q3)는 공통노드 "N1"을 공유하며, 상기 제2 패스 트랜지스터(Q2)와 제2 풀 다운 트랜지스터(Q4)는 공통노드 "N2"를 공유한다. 상기 공통노드 "N1"에는 부하저항 R1과 제2 풀 다운 트랜지스터(Q4)의 게이트가 연결된다. 이와 대응되도록 상기 공통노드 "N2"에는 부하저항 R2와 제1 풀 다운 트랜지스터(Q3)의 게이트가 연결된다. 상기 제1 및 제2 풀 다운 트랜지스터 Q3 및 Q4의 타측은 접지되며, 상기 부하저항 R1에는 제1전원이 연결되고, 상기 부하저항 R2에는 제2전원이 연결된다. 여기서, 상기 제1전원 및 제2전원은 웨이퍼 테스트 모드시에 결함 셀(Defect Cell)이나 위크 셀(Weak Cell)을 검출하기 위하여 서로 다른 레벨을 상기 부하저항 R1 및 부하저항 R2에 각각 인가하는 전원으로, 분리된 전원을 서로 다른 패드(R1 또는 R2)를 통해 인가 받을 수 있는 전원이 레이아웃(Layout) 상에서 분리되어 있는 회로의 형성 예를 보인 것이다.
바람직하게는, 제품 출하시에는 특성상 변화가 없도록 하기 위하여 동일 레벨의 전원을 상기 제1전원과 제2전원에 인가하고, 웨이퍼 테스트 시에만 위크 셀 또는 결함 셀을 검출하기 위하여 서로 다른 레벨의 전압을 인가하게 하여 불량 존재시 그 검출강도를 수십 배에 이르게 할 수 있는 회로를 구성한다. 실례로, 신뢰성 테스트시 검출되는 실패(fail) 유형을 적용한 시뮬레이션(Simulation) 결과 상기 비교예 대비 본 발명의 제1실시예에 따른 회로의 위크 셀 검출능력은 80배 정도에 달하였다.
본 발명의 제1실시예에 따른 분리 셀 전원을 구성하는 회로의 구체적 구성은 우선, 래치 형태의 셀 내부 전원을 레이아웃 상에서 분리하여야 하고, 분리된 전원에 서로 다른 레벨의 전압을 인가하기 위하여 서로 다른 패드를 사용한 것이다. 이경우 웨이퍼 테스트시 제1전원과 제2전원의 레벨을 서로 바꾸어 가며 테스트를 수행하면 불량 현상의 위치에 무관하게 위크 셀 또는 결함 셀을 모두 검출 가능하다. 예를 들어, 경우 1; 제1전원에는 Vcc를 인가, 제2전원에 Vss를 인가.
경우 2; 제1전원에는 Vss를 인가, 제2전원에는 Vcc를 인가.
하는 "경우 1"과 "경우 2"가 있다고 가정하면, 상기 경우 1과 경우 2를 번갈아 가면서 활용하게 되면 불량 현상의 위치에 상관없이 위크 셀 또는 결함 셀을 모두 검출 가능하다.
셀 내 전원의 분리 활용이 단지 테스트 모드시에만 가능한 것은 물론 아니다. 다만, 본 발명에서는 웨이퍼 테스트 모드에서의 활용시의 장점을 예를 들어 중심으로 기술하는 것임에 유의하여야 한다. 하기에서 도 3 및 도 4에 도시된 도면을 참조하여 실제 발생한 불량 양상을 예로 들어 상기 비교예 대비 본 발명의 장점을 상세히 설명한다.
상기 비교예에 따른 공통 셀 전원을 사용하는 경우의 실패 메카니즘(Fail Mechanism)은 도 3에 예를 든 래치 구조를 갖는 셀의 불량 등가회로도와 같은 불량이 존재하는 경우 도 5의 제1 라이트(1'st write)에서처럼 공통노드 "N1"에 "하이"를 , "N2"에 "로우"를 라이트 하면 라이트는 가능하며, 스탠-바이(Stand-by)시에도 상기 "N2" 노드의 레벨이 제1 풀 다운 트랜지스터 Q3의 문턱전압(Vt) 이상의 레벨로 쉬프트(shift) 되지 않는 이상 래치(latch) 상태를 유지하여 데이터 플립(Data Flip)이 일어나지 않는다. 하지만, 리드(Read)시 워드라인(WL)이 인에이블(Enable) 되면 순간적으로 상기 "N2" 노드의 "로우" 레벨이 상기 제1풀 다운 트랜지스터 Q3의 문턱전압 이상 쉬프트 되어 데이터 플립이 발생되어 실패가 일어나게 된다. 이와 같은 현상이 상기 도 3과 같은 불량이 존재시 최초로 나타나는 실패 현상이며 이때의 불량 정도는 적어도 부하 저항의 1/500000의 저항 정도(부하 저항이 수십 기가 오옴[Giga Ohm]이라고 할 때 수십 킬로 오옴[Kilo Ohm] 정도)의 큰 브릿지(Bridge)가 존재할 경우 발생하게 됨을 시뮬레이션을 통해 확인할 수 있다. 물론, Full CMOS Latch 구조의 셀을 사용하는 경우 또는 공정조건 또는 회로 구성상의 차이에 따라 다른 값이 나타날 수도 있으나, 본 발명의 실패 메카니즘 설명시 그 검출능력을 비교하기 위한 기준으로 불량 검출 가능 정도를 수치화 해 보았다.
본 발명의 제1실시에와 같이 서로 다른 패드를 통해 분리 셀 전원을 인가하는 경우의 실패 메카니즘은 도 4에 도시된 바와 같은 불량이 존재하는 경우 제1전원에는 Vss를, 제2전원에는 Vcc를 인가하여 테스트 하면 도 6에 도시된 본 발명의 제1실시예에 따른 셀에서의 불량 시뮬레이션 결과를 나타낸 도면의 제1 라이트(1'st write)에서처럼 공통노드 "N1"에 "로우"를 , "N2"에 "하이"를 입력하면 실패가 일어나지 않으나, 라이트 직후 스탠-바이(Stand-by)시 상기 "N2"의 "하이" 레벨이 시간이 경과할수록 전압강하가 일어나 리드를 위한 워드 라인 인에이블시 바로 데이터 플립(Data Flip)이 되어 실패가 발생한다. 이때의 불량 검출 능력을 상기 비교예와 동일 조건으로 검증해보면 불량정도는 부하 저항의 1/6000의 저항 정도(부하 저항이 수십 기가 오옴[Giga Ohm]이라고 할 때 수 메가 오옴[Mega Ohm] 정도)의 경미한 브릿지(Bridge)만 존재하여도 실패가 발생하게 됨을 시뮬레이션을 통해 확인할 수 있다. 이는 상기 비교예 보다도 대략 80배 정도의 검출능력이향상된 것이며, 향후 분리 셀 전원 인가의 운용에 따라 더욱 우수한 결과를 얻을 수도 있을 것이다.
상기의 경우는 본 발명의 유용성을 실례를 들 수 있는 갖가지 경우 중에서 현재 현업의 테스트 모드에서 얻을 수 있는 신뢰성 향상 이점을 활용한 특정 한가지를 적용한 것에 불과하며, 본 발명의 활용은 앞으로 보다 다양해 질 것이다. 본 발명에 따른 분리 셀 전원의 운용은 신뢰성 테스트 중 하나인 번-인 적용이 디바이스의 미세화 및 고성능화 등의 추진에 따라 점점 더 어려워지고 있는 추세에서 선(先) 스크린을 가능케 하여 번-인 시간을 단축시킬 수 있고, 궁극적으로 번-인 스킵 가능성까지 예상할 수 있다. 또한, 웨이퍼의 수율 향상에도 도움을 줄 것이다.
본 발명에 따른 분리 셀 전원을 운용하는 다른 예들로서, 도 7에 도시된 래치 구조를 갖는 셀의 등가회로의 제2실시예와 도 8에 도시된 제3실시예가 있다.
본 발명에 따른 제2실시예의 구체적 구성은 래치 형태의 셀 내부 전원을 레이아웃 상에서 분리함에 있어 전원 레벨 변환 회로(IV1, IV2)를 이용한다는 것이다. 공통의 전원에 부하저항 R1의 패드와 부하저항 R2의 패드에 서로 다른 레벨의 전압을 공급하도록 하기 위하여 전원 레벨 변환 회로 IV1, IV2를 사용하여 서로 다른 전원을 구현한 것이다. 상기 IV1과 IV2는 서로 다른 극성 값의 출력이 나오도록 인버터 회로를 구성한 것이다. 예를 들어, 부하저항 R1 패드의 전원 레벨이 "하이"인 경우, 다른 부하저항 R2 패드의 전원 레벨은 "로우"이다. 또 다른 예로, 두 패드 중 어느 한쪽 패드에만 인버터 회로를 사용하여 공급되는 전원이 부하저항 R1 및 R2의 패드에서 서로 상반된 레벨을 갖도록 할 수도 있다. 이 경우 웨이퍼 테스트시 전원을 공급하면 서로 다른 전원 레벨을 출력하도록 구현된 전원 레벨 변환 회로 IV1 및 IV2를 통해 서로 상반된 레벨의 전원이 공급된다. 따라서, 이 경우에도 테스트를 수행하면 불량 현상의 위치에 무관하게 위크 셀 또는 결함 셀을 모두 검출 가능하다.
도 8은 본 발명의 제3실시예에 따른 외부 웨이퍼 테스트 장치를 통해 연결된 래치 구조를 갖는 셀의 등가회로도로서, 이 경우에는 외부의 웨이퍼 테스트 장치, 예컨대 프로브 카드를 사용하는 것으로서, 외부의 웨이퍼 테스트 장치는 셀에 접속되어 테스트 시행시 테스트 모드를 감지하여 서로 다른 전원을 각각의 패드에 공급할 수 있는 외부 전원 제어부(100)를 구비한다. 따라서, 이 경우에도 웨이퍼 테스트시 외부 전원 제어부(100)는 상기 셀에 공급하는 제1전원과 제2전원의 레벨을 서로 바꾸어 가며 전원을 공급-테스트를 수행함으로써 불량 현상의 위치에 무관하게 위크 셀 또는 결함 셀을 모두 검출할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 래치 구조의 셀을 사용하는 반도체 메모리 디바이스, 예컨대 에스램(SRAM)의 테스트시 셀 내부 전원(POWER)을 분리함으로써 셀 내부에 상반된 전원의 공급이 가능해 짐으로써 신뢰성에 영향을 미칠 수 있는 경미한 결함의 스크린이 가능해져 신뢰성 테스트시 발생하는 불량을 사전에 스크린 할 수 있고, 또한 이것을 구제할 수 있는 조치가 가능해져 디바이스의 신뢰성 및 생산성 향상에 이바지 할 수 있는 이점이 있다.
또한, 본 발명은 분리 셀 전원을 운용함으로써 패키지 레벨에서의 신뢰성뿐만 아니라 웨이퍼 레벨에서 셀 결함을 사전에 검출할 수 있어 수율 향상을 도모하고 번-인 시간 단축을 통한 생산성 향상을 추구하며, 궁극적으로 패키지 레벨에서의 번-인 공정을 스킵(Skip) 할 수 있는 가능성을 실현할 수 있는 이점이 있다.

Claims (8)

  1. 워드라인;
    비트라인쌍;
    제1전원과, 상기 제1전원과 다른 레벨의 제2전원을 분리 공급하는 전원부;
    상기 워드라인에 신호가 인가됨에 따라 턴온 되는 제1 및 제2 패스 트랜지스터;
    상기 제1 및 제2 패스 트랜지스터의 일측단과 각각 연결되고, 상기 제1 또는 제2 패스 트랜지스터의 동작에 따라 상기 비트라인쌍의 상반 정보가 인가되는 제1 및 제2 풀 다운 트랜지스터; 및
    상기 제1 또는 제2 패스 트랜지스터와 상기 제1 또는 제2 풀 다운 트랜지스터가 접속된 부분에 일측단이 접속되고, 타측단은 제1전원 또는 제2전원 라인과 각각 연결되는 제1 및 제2 부하저항;을 구비함을 특징으로 하는 래치 구조를 갖는 반도체 메모리 디바이스 내의 결함 셀 스크린 회로.
  2. 제 1항에 있어서,
    상기 전원부는 웨이퍼 테스트 시에만 서로 다른 레벨의 두 전원을 분리하여 공급함을 특징으로 하는 래치 구조를 갖는 반도체 메모리 디바이스 내의 결함 셀 스크린 회로.
  3. 제 2항에 있어서,
    상기 전원부는 상기 제1전원을 공급하는 제1전원부 및 상기 제2전원을 공급하는 제2전원부가 구분되어, 상기 제1전원부가 어느 하나의 부하저항에 연결되면 상기 제2전원부는 나머지 부하저항에 각기 연결됨을 특징으로 하는 래치 구조를 갖는 반도체 메모리 디바이스 내의 결함 셀 스크린 회로.
  4. 제 1항 또는 제 3항에 있어서,
    상기 전원부는 외부 테스트 장치를 통해 연결된 외부 전원 제어부의 전원 제어에 의해 서로 다른 레벨의 전원을 공급함을 특징으로 하는 래치 구조를 갖는 반도체 메모리 디바이스 내의 결함 셀 스크린 회로.
  5. 제 1항에 있어서,
    상기 전원부는 웨이퍼 테스트시 상기 제1전원과 상기 제2전원의 레벨을 서로 바꾸어가며 공급함을 특징으로 하는 래치 구조를 갖는 반도체 메모리 디바이스 내의 결함 셀 스크린 회로.
  6. 워드라인;
    비트라인쌍;
    전원을 공급하는 전원부;
    상기 전원부로부터 공급되는 전원을 서로 상반된 레벨이 되도록 변환시켜 레벨이 상반된 제1전원 및 제2전원을 각각의 라인에 출력하는 전원 레벨 변환 회로;
    상기 워드라인에 신호가 인가됨에 따라 턴온 되는 제1 및 제2 패스 트랜지스터;
    상기 제1 및 제2 패스 트랜지스터의 일측단과 각각 연결되고, 상기 제1 또는 제2 패스 트랜지스터의 동작에 따라 상기 비트라인쌍의 상반 정보가 인가되는 제1 및 제2 풀 다운 트랜지스터; 및
    상기 제1 또는 제2 패스 트랜지스터와 상기 제1 또는 제2 풀 다운 트랜지스터가 접속된 부분에 일측단이 접속되고, 타측단은 제1전원 라인 또는 제2전원 라인과 각각 연결되는 제1 및 제2 부하저항;을 구비함을 특징으로 하는 래치 구조를 갖는 반도체 메모리 디바이스 내의 결함 셀 스크린 회로.
  7. 제 6항에 있어서,
    상기 전원 레벨 변환 회로는 상기 제1 부하저항 또는 제2 부하저항과 연결된 두 라인 중 어느 한 라인에만 구성되어 상기 전원부로부터 공급되는 전원 레벨을 변환시키는 인버터를 사용한 회로로 구성됨을 특징으로 하는 래치 구조를 갖는 반도체 메모리 디바이스 내의 결함 셀 스크린 회로.
  8. 제 6항에 있어서,
    상기 전원 레벨 변환 회로는 상기 제1 부하저항과 연결된 라인에 구성되는 제1 전원 레벨 변환회로와 상기 제2 부하저항과 연결된 라인에 구성되는 제2 전원 레벨 변환회로를 구비하여, 두 전원 레벨 변환 회로를 통해 서로 상반된 레벨의 전원을 각 부하저항의 패드로 공급함을 특징으로 하는 래치 구조를 갖는 반도체 메모리 디바이스 내의 결함 셀 스크린 회로.
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