JP2914346B2 - 半導体装置 - Google Patents
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Description
特に自己機能点検用のテストモードを有する半導体記憶
装置などの半導体装置に関する。
モりの場合、通常の書込,読出動作の他に、回路が正常
であるか否かの自己機能点検のためのテストを実施する
テストモードを有し、必要に応じてこのテストモードに
切り替えるすなわちエントリすることができる。
エントリを制御するテストモードエントリ回路の部分の
一例をブロックで示す図4を参照すると、この従来の半
導体装置は、外部入力端子であるA11ピンT1からの
入力信号SIの供給に応答してテスト判定信号SVTを
出力するスーパボルテージ判定回路1と、入力信号SI
の供給に応答してアドレス信号X11を出力するアドレ
ス初段回路2と、テスト判定信号SVTとテストモード
選択アドレスAKの入力に応答してテストモードを選択
し対応のテストモードエントリ信号TEST1,TES
T2,・・・を出力するテストモード選択回路3とを備
える。
びテストモードエントリ時の各動作波形をそれぞれタイ
ムチャートで示す図5(A),(B)を参照して、従来
の半導体装置の動作について説明すると、まず、図5
(A)に示す通常動作では、最初に、行アドレスストロ
ーブ信号RASBをHレベルからLレベルにして活性化
し、その時に設定されたアドレスADDを行アドレスX
Aとして内部回路で取り込み、ラッチする。次に、列ア
ドレスストローブ信号CASBをHレベルからLレベル
にして活性化し、その時に設定されたアドレスADDを
列アドレスYAとして取り込み、ラッチする。
ベルの活性化状態時に、書込イネーブル信号WEBがL
レベル(活性化状態)であれば書込動作となり、データ
入出力用のI/Oピン(図示していない)に入力された
データをメモリセル(図示していない)に書き込む。ま
た、信号CASBがLレベルの活性化状態時に動作イネ
ーブル信号OEBがLレベルであれば読出動作となり、
I/Oピンにメモリセルのデータを出力する。
トリ時では、まず、行アドレスストローブ信号RASB
のHレベルからLレベルへの設定前に、列アドレススト
ローブ信号CASBと書込イネーブル信号WEBとをL
レベルに設定しておくWE,CASビフォアRASタイ
ミングWCBRで実施できる。このほかに、行アドレス
ストローブ信号RASBのHレベルからLレベルへの設
定前に、列アドレスストローブ信号CASBをLレベル
に設定しておく後述のCASビフォアRASタイミング
CBRもある。
Bを再度HレベルからLレベルに設定し、設定されてい
たアドレスADDを取り込み、ラッチする。ここで設定
されていたアドレスADDはテストモードの種類を選択
するためのアドレスであり、通常動作時のメモリセルの
選択用のアドレスとは異なる。
での詳細動作について説明すると、半導体装置において
は、通常、入力信号のレベルは、データシート等の使用
マニュアルに記載された最大定格電圧以下である。ま
た、テスト動作時には、通常動作時に誤ってテストモー
ドにエントリすることを防止するため、特定したピンに
上記最大定格以上の電圧信号(以下スーパボルテージ)
を入力し、その電圧を判定したテスト判定信号SVTの
レベルをテストモード選択に利用する方法を使用してい
る。
るテストモードエントリは、例えばセル対極のレベルを
変える等の内部の何らかの設定を変えて通常動作をテス
トするというようなテストモードに使用する。一方、製
造工程等における良品/不良品選別等に使用するテスト
モードエントリとしては使用しない。理由として、前者
の場合は、外部データ出力が通常動作と変わらないた
め、誤エントリしないようにスーパボルテージを使用
し、後者の場合は、選別のため確実にエントリしなけれ
ばならないからである。
データ出力ピンのうち1つのピンの出力しか使用しない
というような特別な出力モードとなるため、誤エントリ
していても判断できるからである。一方、後者の場合
は、確実にテストモードにエントリしているかを外部デ
ータ出力の仕方で判断しているからである。
図で示す図6(A)を参照すると、この回路は、一端が
A11ピンT1に接続し直列接続したダイオード接続の
NMOSトランジスタM11〜M13と、一端がトラン
ジスタM13の他端に他端が接地電位にそれぞれ接続し
ゲートに電源レベルVDの供給を受けた直列接続トラン
ジスタ群から成るクランプ回路11と、一方の入力がト
ランジスタM13の他端に他方の入力が電源投入判定信
号PONの反転信号PONBにそれぞれ接続したNAN
D回路G11とを備える。
定回路1の動作を説明すると、この図に示す電源投入判
定信号PONは、電源立ち上がり時にHレベルとなり、
電源の立ち上がり後Lレベルとなる。クランプ回路11
は、NAND回路G11の一方の入力である節点N11
の電位を電源レベルVDに保持する。この回路におい
て、出力であるテスト判定信号SVTをHレベルにする
には、節点N11の電位を電源レベルとする必要があ
る。A11ピンT1へのスーパボルテージ印加電圧は最
大定格電圧以上であるため、そのレベルを検知するため
にNMOSトランジスタM11〜M13のしきい値電圧
Vtを利用する。この回路では、節点N11を電源レベ
ルVDにするためには、節点N12をVD+Vtレベル
に、節点N13をVD+2×Vtにしなければならず、
したがって、A11ピンT1にはスーパボルテージとし
て電源レベルVD+3×Vt以上の入力レベルを与える
必要がある。
路図で示す図6(B)を参照すると、この回路は、テス
トモード選択アドレスADK6,ADK7の供給に応答
してテストモードを選択するテストモードデコーダ31
と、信号φBによりテスト判定信号SVTをラッチする
テスト判定信号ラッチ回路32とを備える。
路3の動作について説明すると、この図に示すテストモ
ードエントリ制御信号φAは、上述したWE,CASビ
フォアRASタタイミングWCBR後に再度信列アドレ
スストローブ信号CASBをHレベルからLレベルに変
化した時に、それを受けてHレベルになる。また、信号
φBは、信号RASB前の信号CASBの活性化タイミ
ングであるCASビフォアRASタイミングCBRで入
力された時にLレベルとなる信号である。また、テスト
モード選択アドレスADK6,ADK7はアドレスA
6,A7の各々の入力のラッチした信号であり、テスト
モードエントリ制御信号φAがHレベルになった時にラ
ッチされる。この、テストモード選択アドレスADK
6,ADK7の供給に応答して、テストモードデコーダ
31はTEST1,TEST2,・・・のいずれか1つ
のテストモードを選択する。
ストモード選択アドレスADK6,ADK7が入力され
ているデコーダ31と、テスト判定信号ラッチ回路32
を経由したテスト判定信号SVTのレベルと、外部のA
11ピンの入力SIがタイミングWCBRになっている
かを判定する信号φAによって決定される。例えば、テ
ストモード選択アドレスADK6がLレベル,ADK7
がLレベル,信号SVTがHレベルであり、信号φAが
Hレベルであれば、TEST1を選択してこのテストを
実施する。
スーパボルテージSIの印加を必要とするテストモード
を使用する時には、A11ピンT1に最大定格以上の電
圧を印加する。この時スーパボルテージSIを供給する
テスタのボード等の負荷による電圧降下や、スーパボル
テージ判定回路1の電圧検出用の直列接続トランジスタ
M11〜M13のしきい値電圧Vt等のプロセスのばら
つき等に起因して、スーパボルテージ判定信号SVTが
Hレベルとなるとは限らず誤動作することがあり、目的
のテストを行っているかの確実性が保証できない。
圧する製品が増え、また、回路の微細化及び動作の高速
化のために、トランジスタのゲート酸化膜の耐電圧も低
下してきている。したがって、前述のような電圧降下を
考慮して確実にスーパボルテージ判定信号SVTをHレ
ベルにするために、最大定格よりはるかに高いスーパボ
ルテージ電圧を印加すると、トランジスタの破壊を発生
させる可能性がある。したがって、所要のスーパボルテ
ージの電圧レベルを正確に把握することが重要である
が、困難である。
装置は、スーパボルテージを使用するテストモードでテ
ストを行う時には、スーパボルテージ供給用の外部入力
端子に最大定格以上の電圧を印加するが、この時スーパ
ボルテージを供給するテスタのボード等の負荷による電
圧降下や、電圧検出用の直列接続トランジスタのしきい
値電圧等のプロセスのばらつき等に起因して、スーパボ
ルテージ判定信号の発生が不確実であり、目的のテスト
を行っているかの確実性が保証できないという欠点があ
った。
圧する製品が増え、また、回路の微細化及び動作の高速
化のためトランジスタのゲート酸化膜の耐電圧も低下し
てきているので、これらの電圧降下を考慮して確実にス
ーパボルテージ判定信号SVTを発生するよう高電圧の
スーパボルテージを印加するとトランジスタの破壊を生
じる可能性があり、所要のスーパボルテージの電圧レベ
ルを正確に把握することが困難であるという欠点があっ
た。
するテストモードでテストを行う時に、確実にテストモ
ードにエントリしていることを保証すると共に、内部回
路のトランジスタの破壊要因を除去した半導体装置を提
供することにある。
自己機能点検用のテストモードを有し入力端子に電源電
圧より高い電圧であるスーパボルテージを印加すること
によりこのスーパボルテージの印加を検出しスーパボル
テージ判定信号を出力するスーパボルテージ判定回路を
含み前記テストモードに切り替えるテスト制御手段を備
える半導体装置において、前記テスト制御手段が、前記
スーパボルテージ判定信号の供給に応答してテストモー
ドを選択し所定のテストモードを設定するテストモード
エントリ信号を出力すると共にスーパボルテージ確認信
号を出力するテストモード選択回路と、前記スーパボル
テージ確認信号の供給に応答して前記スーパボルテージ
判定信号と入力データ信号とのいずれか一方を選択した
セレクタ信号を出力するセレクタ回路とを備えて構成さ
れている。
5と共通の構成要素には共通の参照文字/数字を付して
同様にブロックで示す図1を参照すると、この図に示す
本実施の形態の半導体装置は、従来と共通のスーパボル
テージ判定回路1と、アドレス初段回路2とに加えて、
テスト判定信号SVTとテストモード選択アドレスAK
の入力に応答してテストモードを選択し従来と共通の対
応のテストモードエントリ信号TEST1,TEST
2,・・・を出力すると共にスーパボルテージ確認信号
STEを出力するテストモード選択回路3Aと、スーパ
ボルテージ確認信号STEのレベルに応答してスーパボ
ルテージ判定信号SVTとリード/ライト信号RWBS
T/Nとを切り替えて相補のセレクタ信号OUTT/N
を出力するセレクタ4と、信号OUTT/Nをバッフア
リングして出力データとして外部I/OピンT2に出力
するデータアウトバッフア5とを備える。
を参照すると、この回路は、スーパボルテージ確認信号
STEのレベルに応答して相補のリード/ライト信号R
WST/N及び信号SVTの各々の導通/遮断動作を行
うトランスフアゲートTG41〜TG43と、トランス
フアゲートTG41〜TG43の出力をラッチし相補の
セレクタ信号OUTT/Nの各々を出力するラッチ回路
41とを備える。
リ時の各動作波形をそれぞれタイムチャートで示す図3
(A),(B),(C)を参照して本実施の形態の動作
について説明すると、本実施の形態では、スーパボルテ
ージ判定信号SVTのレベルを確認するためのSVT確
認テストモードを設定して、スーパボルテージ判定信号
SVTを外部に出力させる。まず、通常動作時には、セ
レクタ4は、入力したメモリセルからの読出データであ
るリード/ライト信号RWBST/Nとスーパボルテー
ジ判定信号SVTのうちスーパボルテージ確認信号ST
EのLレベルに応答してリード/ライト信号RWBST
/Nを選択してセレクタ信号OUTT/Nとして出力す
る。データアウトバッファ5は、セレクタ信号OUTT
/Nを出力データとしてI/OピンT2に出力する。
STEがLレベルのときは、トランスフアゲートTG4
1,TG42が導通状態となり信号RWBST/Nを選
択してラッチ回路41に供給し、トランスフアゲートT
G43が遮断状態となって信号SVTを阻止する。逆
に、信号STEがHレベルのときは、トランスフアゲー
トTG43が導通状態となり信号SVTを選択してラッ
チ回路41に供給し、トランスフアゲートTG41,T
G42が遮断状態となって信号RWBST/Nを阻止す
る。ラッチ回路41は、選択された方の信号をラッチ
し、動作イネーブル信号OEがHレベルであればセレク
タ信号OUTT/Nとして出力する。
の動作を示す図3(A)を併せて参照すると、まず、S
VT確認テストモードにエントリする。これは、スーパ
ボルテージ判定信号SVTを外部に出力させるために新
たに設けた新規テストモードである。このテストモード
にエントリするために、スーパボルテージの印加を必要
とはしないので確実にエントリする。
確認信号STEがHレベルとなり、スーパボルテージ判
定信号SVTが接続されているトランスファゲートTG
43を選択する。
11ピンT1にスーパボルテージVIの供給を行った状
態で読出しを行うと、スーパボルテージ判定信号SVT
がI/OピンT2に出力される。ここで、スーパボルテ
ージ判定信号SVTがLレベルであれば、Hレベルに変
化するまでA11ピンT1の供給するスーパボルテージ
VIの電圧レベルを上げればよい。
ルに変化したことを確認した後、図3(C)に示すよう
に、SVT確認テストモードを解除する。
3(C)のようなCBRリフレッシュまたは、RAS信
号のみの入力信号で動作させるROR(RASオンリー
リフレッシュ)で行うことができる。SVT確認テスト
モードを解除し、スーパボルテージ確認信号STEをL
レベルにした後、図5(B)に示している従来の半導体
装置と同様のテストモードエントリを行い、目的のテス
トを実施する。この時、印加するスーパボルテージVI
の電圧レベルは前述のSVT確認テストモード時にスー
パボルテージ判定信号SVTがHレベルに変化したこと
を確認した電圧レベルとする。
置は、スーパボルテージ確認信号の供給に応答してスー
パボルテージ判定信号と入力データ信号とのいずれか一
方を選択したセレクタ信号を出力するセレクタ回路を備
えることにより、テストモードエントリ時のスーパボル
テージ印加時に上記スーパボルテージ判定信号を外部に
出力させ、そのレベルを確認することにより、目的とす
るテストの実施の確認ができるという効果がある。
ベルに遷移する時のスーパボルテージ印加電圧を簡単に
知ることができ、トランジスタ破壊するような過電圧を
印加することなく、プロセスの異なる製品それぞれに対
して、スーパボルテージ印加電圧の正確なレベルを設定
できるという効果がある。
ック図である。
る。
を示すタイムチャートである。
る。
イムチャートである。
ード選択回路の詳細な構成をそれぞれ示す回路図であ
る。
Claims (2)
- 【請求項1】 自己機能点検用のテストモードを有し入
力端子に電源電圧より高い電圧であるスーパボルテージ
を印加することによりこのスーパボルテージの印加を検
出しスーパボルテージ判定信号を出力するスーパボルテ
ージ判定回路を含み前記テストモードに切り替えるテス
ト制御手段を備える半導体装置において、 前記テスト制御手段が、前記スーパボルテージ判定信号
の供給に応答してテストモードを選択し所定のテストモ
ードを設定するテストモードエントリ信号を出力すると
共にスーパボルテージ確認信号を出力するテストモード
選択回路と、 前記スーパボルテージ確認信号の供給に応答して前記ス
ーパボルテージ判定信号と入力データ信号とのいずれか
一方を選択したセレクタ信号を出力するセレクタ回路と
を備えることを特徴とする半導体装置。 - 【請求項2】 前記セレクタ回路が、前記スーパボルテ
ージ確認信号の第1のレベルに応答して導通状態となり
第2のレベルに応答して遮断状態となる第1のトランス
ファゲート回路と、 前記スーパボルテージ確認信号の第2のレベルに応答し
て導通状態となり第2のレベルに応答して遮断状態とな
る第2のトランスファゲート回路とを備え、 前記スーパボルテージ確認信号の前記第1のレベルのと
き前記スーパボルテージ判定信号を通過させ前記第2の
レベルのとき前記入力データ信号を通過させ前記セレク
タ信号を生成することを特徴とする請求項1記載の半導
体装置。
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