CN116243137B - 一种测试模式保护电路及芯片 - Google Patents
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Abstract
本发明提供一种测试模式保护电路及芯片，用于对芯片的测试模式进行保护，包括：检测模块与第一信号连接，通过对比工作电压与第一信号的电压，产生对应的第一标志信号；测试端口与第二信号连接，第二信号对测试模式的进入时序、测试模式的分解时序及测试模式的退出时序进行切换；状态模块连接于检测模块的输出端与测试端口之间，基于第一标志信号及测试端口输出的时序，使芯片执行对应的测试模式的进入操作、退出操作及分解操作，并对芯片的测试模式的操作状态进行标记。通过状态模块与测试端口进行组合，以防止芯片误进入和误退出测试模式，能够覆盖所有的功能模块，且占用芯片的内部资源较少。结构简单，操作简便，适用范围广泛。
Description
技术领域
本发明涉及集成电路设计与应用技术领域，特别是涉及一种测试模式保护电路及芯片。
背景技术
随着集成电路(Integrated Circuit，简称IC)越来越小型化、微观化，使数模混合芯片的架构越来越复杂，一个芯片上通常集成了数十种甚至更多的功能模块，现有的对芯片的功能测试方法所能达到的性能测试效果已经覆盖芯片内部的所有功能模块。为了提高芯片设计的成功率，尤其是在测试与量产的工艺中能够快速准确地定位由设计、生产、装配、运输等因素而导致的芯片功能失效或部分失效的问题，因此，在芯片设计阶段需要考虑和开发多种测试模式，并且还需要保证芯片的测试模式不能占用太多芯片内部资源(包括芯片的管脚、寄存器、内存等)。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种测试模式保护电路及芯片，用于解决现有技术中芯片的测试模式覆盖所有的功能模块较为困难、占用太多芯片内部资源的问题。
为实现上述目的及其他相关目的，本发明提供一种测试模式保护电路，用于对芯片的测试模式进行保护，所述测试模式保护电路至少包括：检测模块、状态模块、及测试端口，其中：
所述检测模块与第一信号连接，通过对比工作电压与所述第一信号的电压，产生对应的第一标志信号；
所述测试端口与第二信号连接，所述第二信号对测试模式的进入时序、测试模式的分解时序及测试模式的退出时序进行切换；
所述状态模块连接于所述检测模块的输出端与所述测试端口之间，基于所述第一标志信号及所述测试端口输出的时序，使芯片执行对应的测试模式的进入操作、退出操作及分解操作，并对芯片的测试模式的操作状态进行标记。
可选地，所述状态模块包括：进入单元、退出单元及分解单元，其中：
所述进入单元的输入端与所述检测模块的输出端及所述测试端口连接，基于进入时序及所述第一标志信号判断芯片是否进入测试模式，其中，当芯片进入测试模式时，所述进入单元输出第二标志信号；
所述退出单元的输入端与所述检测模块的输出端、所述进入单元的输出端及所述测试端口连接，基于退出时序、所述第一标志信号及所述第二标志信号判断芯片是否退出测试模式，其中，当芯片退出测试模式时，所述退出单元输出第三标志信号；
所述分解单元的输入端与所述检测模块的输出端、所述进入单元的输出端、所述退出单元的输出端及所述测试端口连接，基于分解时序、所述第一标志信号、所述第二标志信号及所述第三标志信号对芯片的工作模式进行标记。
可选地，所述进入单元包括：第一复用控制组件、第一串行码解析组件及第一与门，其中：所述第一复用控制组件的输入端与所述第一标志信号及所述第二信号连接；所述第一串行码解析组件的输入端与所述第一复用控制组件的输出端连接；所述第一与门的输入端与所述第一标志信号及所述第一串行码解析组件的输出端连接。
可选地，所述退出单元包括：第二复用控制组件、第二串行码解析组件及第二与门，其中：所述第二复用控制组件的输入端与所述第一标志信号、所述进入单元的输出端及所述第二信号连接；所述第二串行码解析组件的输入端与所述第二复用控制组件的输出端连接；所述第二与门的输入端与所述第一标志信号及所述第二串行码解析组件的输出端连接。
可选地，所述分解单元包括：第三复用控制组件、第三串行码解析组件及第三与门，其中：所述第三复用控制组件的输入端与所述进入单元的输出端、所述退出单元的输出端及所述第二信号连接；所述第三串行码解析组件的输入端与所述第三复用控制组件的输出端连接；所述第三与门的输入端与所述第一标志信号及所述第三串行码解析组件的输出端连接。
可选地，所述检测模块包括：第一PMOS管、第一NMOS管、第二NMOS管、施密特触发器、第一非门及第二非门，其中：所述第一PMOS管的源极与所述第一信号连接，所述第一PMOS管的栅极与工作电压连接；所述第一NMOS管的漏极与所述第一PMOS管的漏极连接，所述第一NMOS管的栅极与工作电压连接；所述第二NMOS管的漏极与所述第一NMOS管的源极连接，所述第二NMOS管的栅极与工作电压连接，所述第二NMOS管的源极与参考地连接；所述施密特触发器的输入端与所述第一PMOS管的漏极连接；所述第一非门的输入端与所述施密特触发器的输出端连接；所述第二非门的输入端与所述第一非门的输出端连接。
可选地，当芯片进入测试模式时，所述第一信号的电压值比工作电压至少高1.5伏特。
为实现上述目的及其他相关目的，本发明提供一种芯片，所述芯片包括：至少一个所述测试模式保护电路，用于防止芯片误进入和误退出测试模式。
如上所述，本发明的一种测试模式保护电路及芯片，具有以下有益效果：
1)本发明的测试模式保护电路及芯片，通过状态模块与测试端口进行组合，以防止芯片误进入和误退出测试模式，能够覆盖所有的功能模块，且占用芯片的内部资源较少。
2)本发明的测试模式保护电路及芯片，结构简单，操作简便，适用范围广泛。
附图说明
图1显示为本发明的测试模式保护电路的示意图。
图2显示为本发明的状态模块中进入单元的电路示意图。
图3显示为本发明的状态模块中退出单元的电路示意图。
图4显示为本发明的状态模块中分解单元的电路示意图。
图5显示为本发明的检测模块的电路示意图。
图6显示为本发明的测试模式的进入时序与退出时序的示意图。
附图标记说明
1 测试模式保护电路
11 检测模块
111 施密特触发器
12 状态模块
121 进入单元
1211 第一复用控制组件
1212 第一串行码解析组件
122 退出单元
1221 第二复用控制组件
1222 第二串行码解析组件
123 分解单元
1231 第三复用控制组件
1232 第三串行码解析组件
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本实施例提供了一种测试模式保护电路1，用于对芯片的测试模式进行保护，所述测试模式保护电路1包括：检测模块11、状态模块12、及测试端口13，其中：
如图1所示，检测模块11与第一信号VPP连接，通过对比工作电压VDD与第一信号VPP的电压，产生对应的第一标志信号VPP_HIGH_FLAG。
具体地，作为示例，如图5所示，检测模块11包括：第一PMOS管P1、第一NMOS管N1、第二NMOS管N2、施密特触发器111、第一非门NOT1及第二非门NOT2，其中：第一PMOS管P1的源极与第一信号VPP连接，第一PMOS管P1的栅极与工作电压VDD连接；第一NMOS管N1的漏极与第一PMOS管P1的漏极连接，第一NMOS管N1的栅极与工作电压VDD连接；第二NMOS管N2的漏极与第一NMOS管N1的源极连接，第二NMOS管N2的栅极与工作电压VDD连接，第二NMOS管N2的源极与参考地GND连接；施密特触发器111的输入端与第一PMOS管P1的漏极连接；第一非门NOT1的输入端与施密特触发器111的输出端连接；第二非门NOT2的输入端与第一非门NOT1的输出端连接。其中，当芯片进入测试模式时，第一信号VPP的电压值比工作电压VDD至少高1.5伏特。
需要说明的是，第一PMOS管P1的源极接入第一信号VPP，第一PMOS管P1的栅极接入工作电压VDD，当第一信号VPP电压为6.5伏特～7.5伏特时，满足第一信号VPP的电压值比工作电压VDD至少高1.5伏特的条件，因为通常情况下，工作电压VDD为5伏特左右，第一PMOS管P1的源极与栅极具备足够的压降，从而使第一PMOS管P1导通，施密特触发器111对第一PMOS管P1的漏极进行缓冲并消除干扰操作，经第一非门NOT1与第二非门NOT2的共同作用下，使第一标志信号VPP_HIGH_FLAG的电压由高电平转换为低电平，从而使芯片进入测试模式。而当不满足第一信号VPP的电压值比工作电压VDD至少高1.5伏特的条件时，即第一PMOS管P1不导通时，第一标志信号VPP_HIGH_FLAG的电压为高电平，此时，芯片没有进入测试模式。
需要补充说明的是，施密特触发器111是一种阈值开关电路，具有突变输入和突变输出的特性，能够有效阻止输入电压出现微小变化(如低于某一阈值)而引起的输出电压的改变，从而对输入电压进行缓冲，进而消除干扰，使输出信号的电压稳定可靠。具体的施密特触发器内部构造与工作原理在这里就不一一赘述。
需要进一步说明的是，检测模块11包括但不限于由第一PMOS管P1、第一NMOS管N1、第二NMOS管N2、施密特触发器111、第一非门NOT1及第二非门NOT2构成，例如也可以由ASIC(Application Specific Integrated Circuit，即专用集成电路)进行设置，只要能保证通过对比工作电压VDD与第一信号VPP的电压以产生对应的第一标志信号VPP_HIGH_FLAG，任意检测模块11的设置形式均适用，并不以本实施例为限。
如图1所示，测试端口13与第二信号SDI连接，第二信号SDI对测试模式的进入时序、测试模式的分解时序及测试模式的退出时序进行切换。具体地，测试端口13为GPIO端口(General Purpose Input Output的缩写)，即通用输入输出端口，有时也简称为IO口。“通用”指的是GPIO端口具有万金油属性，应用范围广泛。“输入输出”指的是既能当输入口使用，又能当输出口使用。“端口”指的是元器件上的一个引脚，通常用软件代码进行控制。测试端口13可以具有模拟信号输入输出、数字信号输入与开漏输出的功能。测试端口13的数量为一个，在进行芯片设计时，只需复用一个GPIO端口，在需要执行测试模式时，将该GPIO端口设置为测试模式端口；在退出测试模式时，将测试模式端口恢复为正常的GPIO端口，所以不会占用太多芯片内部资源。
需要说明的是，第二信号SDI为串行时序信号，通过在特定的时间范围内打入进入时序、分解时序及退出时序的指令对第二信号SDI进行设置，第二信号SDI与第一信号VPP一起对各时序进行切换，以完成对芯片测试模式的保护。
如图1所示，状态模块12连接于检测模块11的输出端与测试端口13之间，基于第一标志信号VPP_HIGH_FLAG及测试端口13输出的时序(包括测试模式的进入时序、测试模式的分解时序及测试模式的退出时序)，使芯片执行对应的测试模式的进入操作、退出操作及分解操作，并对芯片的测试模式的操作状态进行标记。
具体地，作为示例，如图1所示，状态模块12包括：进入单元121、退出单元122及分解单元123，其中：
如图1所示，进入单元121的输入端与检测模块11的输出端及测试端口13连接，基于进入时序及第一标志信号VPP_HIGH_FLAG判断芯片是否进入测试模式，其中，当芯片进入测试模式时，进入单元121输出第二标志信号TM_ENTER。
更具体地，如图2所示，进入单元121包括：第一复用控制组件1211、第一串行码解析组件1212及第一与门AND1，其中：第一复用控制组件1211的输入端与第一标志信号VPP_HIGH_FLAG及第二信号SDI连接；第一串行码解析组件1212的输入端与第一复用控制组件1211的输出端连接；第一与门AND1的输入端与第一标志信号VPP_HIGH_FLAG及第一串行码解析组件1212的输出端连接。
需要说明的是，如图2所示，第二信号SDI进入第一复用控制组件1211时，第一复用控制组件1211对第二信号SDI进行缓冲及过滤操作，输出信号SDI1，第一串行码解析组件1212检测信号SDI1是否符合芯片预定义的测试模式的进入时序，并输出标记信号TM_ENTER_FLAG；第一与门AND1的输入端接收第一标志信号VPP_HIGH_FLAG与标记信号TM_ENTER_FLAG，当检测信号SDI1符合测试模式的编码时序时，第一与门AND1输出第二标志信号TM_ENTER，使芯片进入测试模式。
需要进一步说明的是，进入单元121包括但不限于第一复用控制组件1211、第一串行码解析组件1212及第一与门AND1，只要能够检测第二信号SDI否符合芯片预定义的测试模式的编码时序，并输出第二标志信号TM_ENTER，任意进入单元121的设置形式均适用，并不以本实施例为限。
如图1所示，退出单元122的输入端与检测模块11的输出端、进入单元121的输出端及测试端口13连接，基于退出时序、第一标志信号VPP_HIGH_FLAG及第二标志信号TM_ENTER判断芯片是否退出测试模式，其中，当芯片退出测试模式时，退出单元122输出第三标志信号TM_EXIT。
更具体地，如图3所示，退出单元122包括：第二复用控制组件1221、第二串行码解析组件1222及第二与门AND2，其中：第二复用控制组件1221的输入端与第一标志信号VPP_HIGH_FLAG、进入单元121的输出端(当芯片进入测试模式时，进入单元121输出第二标志信号TM_ENTER，即第二复用控制组件1221接收第二标志信号TM_ENTER)及第二信号SDI连接；第二串行码解析组件1222的输入端与第二复用控制组件1221的输出端连接；第二与门AND2的输入端与第一标志信号VPP_HIGH_FLAG及第二串行码解析组件1222的输出端连接。
需要说明的是，在芯片完成测试后(芯片在测试模式时，执行模拟电路的修复、数字逻辑的扫描、边界扫描、存储器BIST等操作，其中，BIST为Built-in Self Test的缩写，翻译为内建自测，是在芯片设计之初植入相关功能电路，用于提供自我测试功能的技术)，第二信号SDI进入第二复用控制组件1221时，并在第二标志信号TM_ENTER的作用下，第二复用控制组件1221对第二信号SDI进行缓冲及过滤操作，输出信号SDI2，第二串行码解析组件1222检测信号SDI2是否符合芯片预定义的测试模式的退出时序，并输出标记信号TM_EXIT_FLAG；第二与门AND2的输入端接收第一标志信号VPP_HIGH_FLAG与标记信号TM_EXIT_FLAG，当检测信号SDI2符合测试模式的退出编码时序时，第二与门AND2输出第三标志信号TM_EXIT，使芯片退出测试模式。当退出单元122产生第三标志信号TM_EXIT时，使测试端口13由测试模式端口恢复为正常的GPIO端口。需要进一步说明的是，退出单元122包括但不限于第二复用控制组件1221、第二串行码解析组件1222及第二与门AND2，只要能够使测试模式保护电路1完成退出测试模式的操作，任意退出单元122的设置形式均适用，并不以本实施例为限。
如图1所示，分解单元123的输入端与检测模块11的输出端、进入单元121的输出端、退出单元122的输出端及测试端口13连接，基于分解时序、第一标志信号VPP_HIGH_FLAG、第二标志信号TM_ENTER及第三标志信号TM_EXIT对芯片的工作模式进行标记。
更具体地，如图4所示，分解单元123包括：第三复用控制组件1231、第三串行码解析组件1232及第三与门AND3，其中：第三复用控制组件1231的输入端与进入单元121的输出端(当芯片进入测试模式时，进入单元121输出第二标志信号TM_ENTER，即第三复用控制组件1231接收第二标志信号TM_ENTER)、退出单元122的输出端(当芯片退出测试模式时，退出单元122输出第三标志信号TM_EXIT，即第三复用控制组件1231接收第三标志信号TM_EXIT)及第二信号SDI连接；第三串行码解析组件1232的输入端与第三复用控制组件1231的输出端连接；第三与门AND3的输入端与第一标志信号VPP_HIGH_FLAG及第三串行码解析组件1232的输出端连接。
需要说明的是，如图1及图4所示，当第二标志信号TM_ENTER生效后，第一信号VPP的电压值比工作电压VDD至少高1.5伏特，芯片在第二标志信号TM_ENTER的作用下，将第二信号SDI传输至第三复用控制组件1231，第三复用控制组件1231对第二信号SDI进行缓冲及过滤操作，输出信号SDI3，第三串行码解析组件1232检测信号SDI3是否符合芯片预定义的测试模式的分解时序，并输出标记信号TM_MODE_FLAG，跟测试模式的进入时序相比，此时的第一标志信号VPP_HIGH_FLAG为失效后的标志信号，这是因为第一信号VPP是以触发的形式传输至检测模块11，当第一信号VPP完成触发后，检测模块11中的第一PMOS管关断，使第一标志信号VPP_HIGH_FLAG失效。失效后的第一标志信号VPP_HIGH_FLAG与标记信号TM_MODE_FLAG传输至第三与门AND3的输出端，使第三与门AND3输出信号TM_MODE，信号TM_MODE对对芯片的工作模式进行标记，其中，芯片的工作模式包括：执行模拟电路的修复、数字逻辑的扫描、边界扫描、存储器BIST等。更具体的芯片的工作模式说明，在这里就不一一赘述。
图6展示了本发明的测试模式的进入时序与退出时序的示意图，其中，第一信号VPP的电平在高电平与低电平之间进行切换；第二信号SDI对测试模式的进入时序、测试模式的分解时序及测试模式的退出时序进行切换；基于第一标志信号VPP_HIGH_FLAG及第二信号SDI的时序，使芯片执行对应的测试模式的进入操作、退出操作及分解操作，并对芯片的测试模式的操作状态进行标记，其中，信号TM_MODE对对芯片的工作模式进行标记，其中，信号TM_MODE的时序中状态1和状态2的工作模式包括：执行模拟电路的修复、数字逻辑的扫描、边界扫描、存储器BIST等；当第二信号SDI执行进入时序时，信号TM_MODE的时序做好准备；信号TM_MODE的时序执行了分解时序1和分解时序2时，信号TM_MODE的时序对应为状态1和状态2；当第二信号SDI执行退出时序时，信号TM_MODE的时序为无任何动作。通过图6所知，测试模式保护电路可以有效防止芯片误进入和误退出测试模式，因此，本实施例的测试模式保护电路具有广泛地应用价值。
本实施例还提供了一种芯片，所述芯片包括：至少一个本实施例所述的测试模式保护电路，用于防止芯片误进入和误退出测试模式。所述芯片的设置形式包括FPGA(Field－Programmable Gate Array，即现场可编程门阵列)或专用集成电路架构(Application Specific Integrated Circuit，即ASIC)。进一步地，只要能提供测试模式保护，任意芯片的设置形式均使用，并不以本实施例为限。
综上所述，本发明的一种测试模式保护电路及芯片，用于对芯片的测试模式进行保护，至少包括：检测模块、状态模块、及测试端口，其中：所述检测模块与第一信号连接，通过对比工作电压与所述第一信号的电压，产生对应的第一标志信号；所述测试端口与第二信号连接，所述第二信号对测试模式的进入时序、测试模式的分解时序及测试模式的退出时序进行切换；所述状态模块连接于所述检测模块的输出端与所述测试端口之间，基于所述第一标志信号及所述测试端口输出的时序，使芯片执行对应的测试模式的进入操作、退出操作及分解操作，并对芯片的测试模式的操作状态进行标记。本发明的测试模式保护电路及芯片，通过状态模块与测试端口进行组合，以防止芯片误进入和误退出测试模式，能够覆盖所有的功能模块，且占用芯片的内部资源较少。本发明的测试模式保护电路及芯片，结构简单，操作简便，适用范围广泛。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (7)
1.一种测试模式保护电路，用于对芯片的测试模式进行保护，其特征在于，所述测试模式保护电路至少包括：检测模块、状态模块、及测试端口，其中：
所述检测模块与第一信号连接，通过对比工作电压与所述第一信号的电压，产生对应的第一标志信号；
所述测试端口与第二信号连接，所述第二信号对测试模式的进入时序、测试模式的分解时序及测试模式的退出时序进行切换；
所述状态模块包括：进入单元、退出单元及分解单元，其中：
所述进入单元的输入端与所述检测模块的输出端及所述测试端口连接，基于进入时序及所述第一标志信号判断芯片是否进入测试模式，其中，当芯片进入测试模式时，所述进入单元输出第二标志信号；
所述退出单元的输入端与所述检测模块的输出端、所述进入单元的输出端及所述测试端口连接，基于退出时序、所述第一标志信号及所述第二标志信号判断芯片是否退出测试模式，其中，当芯片退出测试模式时，所述退出单元输出第三标志信号；
所述分解单元的输入端与所述检测模块的输出端、所述进入单元的输出端、所述退出单元的输出端及所述测试端口连接，基于分解时序、所述第一标志信号、所述第二标志信号及所述第三标志信号对芯片的工作模式进行标记；
所述状态模块连接于所述检测模块的输出端与所述测试端口之间，基于所述第一标志信号及所述测试端口输出的时序，使芯片执行对应的测试模式的进入操作、退出操作及分解操作，并对芯片的测试模式的操作状态进行标记。
2.根据权利要求1所述的测试模式保护电路，其特征在于：所述进入单元包括：第一复用控制组件、第一串行码解析组件及第一与门，其中：所述第一复用控制组件的输入端与所述第一标志信号及所述第二信号连接；所述第一串行码解析组件的输入端与所述第一复用控制组件的输出端连接；所述第一与门的输入端与所述第一标志信号及所述第一串行码解析组件的输出端连接。
3.根据权利要求1所述的测试模式保护电路，其特征在于：所述退出单元包括：第二复用控制组件、第二串行码解析组件及第二与门，其中：所述第二复用控制组件的输入端与所述第一标志信号、所述进入单元的输出端及所述第二信号连接；所述第二串行码解析组件的输入端与所述第二复用控制组件的输出端连接；所述第二与门的输入端与所述第一标志信号及所述第二串行码解析组件的输出端连接。
4.根据权利要求1所述的测试模式保护电路，其特征在于：所述分解单元包括：第三复用控制组件、第三串行码解析组件及第三与门，其中：所述第三复用控制组件的输入端与所述进入单元的输出端、所述退出单元的输出端及所述第二信号连接；所述第三串行码解析组件的输入端与所述第三复用控制组件的输出端连接；所述第三与门的输入端与所述第一标志信号及所述第三串行码解析组件的输出端连接。
5.根据权利要求1所述的测试模式保护电路，其特征在于：所述检测模块包括：第一PMOS管、第一NMOS管、第二NMOS管、施密特触发器、第一非门及第二非门，其中：所述第一PMOS管的源极与所述第一信号连接，所述第一PMOS管的栅极与工作电压连接；所述第一NMOS管的漏极与所述第一PMOS管的漏极连接，所述第一NMOS管的栅极与工作电压连接；所述第二NMOS管的漏极与所述第一NMOS管的源极连接，所述第二NMOS管的栅极与工作电压连接，所述第二NMOS管的源极与参考地连接；所述施密特触发器的输入端与所述第一PMOS管的漏极连接；所述第一非门的输入端与所述施密特触发器的输出端连接；所述第二非门的输入端与所述第一非门的输出端连接。
6.根据权利要求5所述的测试模式保护电路，其特征在于：当芯片进入测试模式时，所述第一信号的电压值比工作电压至少高1.5伏特。
7.一种芯片，其特征在于：所述芯片包括：至少一个如权利要求1-6任意一项所述的测试模式保护电路，用于防止芯片误进入和误退出测试模式。
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